JPS597969B2 - 非同期信号処理回路 - Google Patents

Description

【発明の詳細な説明】 本発明は互いに非同期なりロック系によつて動作する２
つの信号処理回路とこれら２つの信号処理回路によつて
時分割共用される第３の信号処理回路を含む非同期信号
処理回路に関する。

従来この種回路としてはデジタル信号・アナログ信号間
の変換回路とするため、ＤＡ変換器を第３の信号処理回
路とし、該ＤＡ変換器を局部復号器として使用しアナロ
グ信号をデジタル信号に変換する帰還型符号化部を第１
の信号処理回路とし、前記ＤＡ変換器を含みデジタル信
号をアナログ信号に変換する復号器化部を第２の信号処
理回路とする例が提案されている。

前述の第１、第２信号処理回路は互いに非同期なりロッ
ク系によつて動作できるよう考慮がなされ、そのとき第
１の信号処理回路の動作即ち符号器動作に対して第２の
信号処理回路の復号器動作を優先させている。

したがつて符号器としての動作中復号すべき信号が印加
されると、符号器動作を一時凍結させ、復号器動作を行
なう必要がある。符号器動作のためのタイミングパルス
が立上つた直後、復号器動作を要求するパルスが立上つ
た場合前者のパルスは後者によつてマスクされヒゲ状の
パルスが残ることとなる。そのため符号器動作は部分的
に完了するため、後に符号器動作が再開したとき誤動作
となりこの誤動作を防止するための回路は当然構成が複
雑化した。本発明は前述のような誤動作防止のための回
路を簡易にするため、クロックパルスの立上り時刻につ
いて考慮した回路を具備する簡易な構成の信号処理回路
を提供することを目的とする。

以下本発明について前述のアナログ信号・デイジタル信
号間の変換回路を実施例として説明する。

第１図は該実施例の構成を示すプロツク図で、ＡＩはア
ナログ信号入力端子、ＡＯはアナログ信号出力端子、Ｄ
Ｏはデジタル信号出力端子、ＤＩはデジタル信号入力端
子、１は入力アナログ信号に対する標本化保持回路、２
は比較器、３は論理回路、４は論理・記憶回路、５はバ
ツフア回路、６はＤＡ変換器、７は選択器でＤＡ変換器
６の入力信号を復号器からのものと符号器側のものと何
れから取入れるか選択する。８は再標本化回路、９は演
算増幅器、１０はバツフア回路、１１はクロツクパルス
発振器、１２は送り側クロツク制御回路、１３は非同期
系位相差調整回路、１４は受け側クロツク制御回路を示
す。

今送り側クロツクによつて動作するものとして前述の１
乃至５，１１，１２を考えこれを第１の信号処理回路と
し、受け側クロツク（送り側クロツク系とは非同期）に
よつて動作するものとして８，９，１０，１４を考えこ
れを第２の信号処理回路とし、これら２信号処理回路に
より時分割使用されるＤＡ変換器６を第３の信号処理回
路とする。これら信号処理回路の動作について第２図の
タイム・チヤートにより説明する。

第２図Ａは送り側クロツク信号を示し、第１ビツト処理
乃至第６ビツト処理は各ビツトを処理する信号を示して
いる。第１の信号処理回路はＤＡ変換器６を局部復号器
として用い符号化過程に従つて第４ビツトまでは順次に
処理したが、第５ビツト処理の前にＤＥＣと示す信号が
発生したため復号器（第２の信号処理回路）からの割込
が生じたことを示している。ここで信号ＤＥＣは復号器
側のクロツク系に従う一定の周期でデジタル入力端子Ｄ
Ｉに入力される信号を復号すべき期間であることを示す
信号即ち第２の信号処理回路が第３の信号回路を実際に
使用する期間を示す信号である。このとき第１図に示す
非同期系位相差調整回路１３においてＣＤＩＮＨという
クロツクが信号ＤＥＣに従つて発生され、この信号によ
つて論理・記憶回路４へ伝送されるクロツク信号ＣＤＣ
ＬＫが停止され、第１の信号処理回路は処理途上で凍結
される。そしてその後の符号化処理は割込み解除後に続
いて行なわれる。なお第２図によりＣＤＣＬＫがＣＤＩ
ＮＨに一Ａよつて停止される様子が破線によつて示され
ている。

またＳＲＣＮＴはＤＡ変換器６の出力側端子を比較器２
と演算増幅器９とに切換えるための信号で、第１の信号
処理回路の動作時には比較器２へ、割込時には演算増幅
器９へ接続され、一般的には第２信号処理回路が第３信
号処理回路を使用する状態中ということを示している。
信号ＳＲＣＮＴは原理的には信号ＤＥＣの立上りによつ
て発生させ、立下りによつて消滅させれば良く、また信
号ＣＤＩＮＨの解除は信号ＳＲＣＮＴの立下り時刻より
も帰還ループの遅延を考え所定の時間遅らせる必要があ
る。

本来信号ＤＥＣの持続時間は第２信号処理系のみが関与
し、第１信号処理系は全く関与しないが、両者のクロツ
クが互いに非同期と云つても位相差が或る範囲に入つて
いることが判つているときは、第２信号処理系の動作す
る時間を第１信号処理系のクロツクで計つても不都合を
生じない。したがつて信号ＳＲＣＮＴ発生の後、例えば
ＣＤＣＬＫのクロツク数を非同期位相差調整回路１３内
の計数器で計数し、割込み期間の長さを符号器側の信号
で計側して第２信号処理系の所定時間に対応する期間だ
け信号ＣＤＩＮＨを持続すれば良い。なお第１図におい
て各回路素子間の接続線のうち１点鎖線は送り側クロツ
ク伝送路、−や←は同信号伝送路、２点鎖線は受側クロ
ツク伝送路、フθｔ→は同信号伝送路、→祠→は非同期
性を吸収した制御信号の伝送路を示している。本発明に
おいては一方の信号処理回路が他方の信号処理回路から
割込まれたとしても、本来の動作に対し若干の時間的余
裕がある場合（第２図では一方の回路が１０個のパルス
で１サイクルとすれば、３パルス分の余裕があることを
示している）第３の信号処理回路を実際に使用する期間
を示す信号の立上りに対し非同期調整機能を設けるのみ
で良く、立下りは割込まれた方の回路によつて制御でき
るため非同期吸収機能の構成を簡単にすることができる
。

【図面の簡単な説明】

第１図は本発明をアナログ信号・デジタル信号相互間の
双方向符号変換回路に適用した実施例を示すプロツク図
、第２図は第１図の動作タイムチヤートを示す。 ＡＩ・・・・・・アナログ信号入力端子、ＡＯ・・・・
・・アナログ信号出力端子、ＤＯ・・・・・・デジタル
信号出力端子、Ｄ・・・・・・デジタル信号入力端子、
１・・・・・・標本化保持回路、２・・・・・・比較器
、３・・・・・・論理回路、４・・・・・・論理・記憶
回路、５・・・・・・バツフア回路、６・・・・・・Ｄ
Ａ変換器、７・・・・・・選択器、８・・・・・・再標
本化回路、９・・・・・・演算増幅器、１０・・・・・
・バツフア回路、１１・・・・・・クロツクパルス発振
器、１２・・・・・・送り側クロツク制御回路、１３・
・・・・・非同期系位相差調整回路、１４・・・・・・
受け側クロツク制御回路。

Claims (1)

【特許請求の範囲】
1. １ 第１のクロックによつて動作する第１の信号処理回
   路と、該第１のクロックとは非同期の第２のクロックに
   よつて動作し、該第１の信号処理回路より優先度が高い
   第２の信号処理回路と、該第１、第２の信号処理回路に
   より時分割共用される第３の信号処理回路と、該第１の
   信号処理回路への第１のクロツクの供給を禁止する禁示
   信号を出力する位相差調整回路を具備し、該第１又は第
   ２の信号処理回路が、該第３の信号処理回路を使用する
   時は第１、第２のクロックによりそれぞれ該第３の信号
   処理回路を使用し、該第１の信号処理回路が該第３の信
   号処理を使用中に割込みにより該第２の信号処理回路が
   使用要求を発生した時、該位相差調整回路により禁止信
   号を出力し、該禁止信号は該第１のクロックを所定数カ
   ウントするまで持続させるようにしたことを特徴とする
   非同期信号処理回路。