JPH0423637A - データ受信装置 - Google Patents
データ受信装置Info
- Publication number
- JPH0423637A JPH0423637A JP2128842A JP12884290A JPH0423637A JP H0423637 A JPH0423637 A JP H0423637A JP 2128842 A JP2128842 A JP 2128842A JP 12884290 A JP12884290 A JP 12884290A JP H0423637 A JPH0423637 A JP H0423637A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- conflict
- signal
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はデータの受信装置に関し、特に、シリアルデー
タの受信装置に関する。
タの受信装置に関する。
［従来の技術］
第３図乃至第５図は、この種データ受信装置の従来例を
示すブロック図である。
示すブロック図である。
第３図は、２線式の場合であって、ケーブル３１により
伝送されてきたデータＤとクロックＣＬはシフトレジス
タ３３に入力され、例えば、クロックＣＬの立ち上がり
タイミングにおいて、データＤはシフトレジスタ３３に
読み取られる。この場合、クロックラインに位相調整器
３２を挿入しオシロスコープ等で観察しながら、データ
とクロックとが最適の位相関係を保つようにクロックの
位相を調整しなければならない。
伝送されてきたデータＤとクロックＣＬはシフトレジス
タ３３に入力され、例えば、クロックＣＬの立ち上がり
タイミングにおいて、データＤはシフトレジスタ３３に
読み取られる。この場合、クロックラインに位相調整器
３２を挿入しオシロスコープ等で観察しながら、データ
とクロックとが最適の位相関係を保つようにクロックの
位相を調整しなければならない。
第４図は、ケーブル３１ａがデータのみを伝送する１線
式の例であるが、この例ではデータの変化点を基準とし
てＰ Ｌ Ｌ （Ｐｈａｓｅ １ｏｃｋｅｄ １ｏｏｐ
）方式クロック発生器３４により読み取りクロックを
発生させている。この場合には、定常位相誤差調整器３
５によりクロック発生器３４の定常位相誤差を調整し、
データとクロックの位相を最適に設定する必要がある。
式の例であるが、この例ではデータの変化点を基準とし
てＰ Ｌ Ｌ （Ｐｈａｓｅ １ｏｃｋｅｄ １ｏｏｐ
）方式クロック発生器３４により読み取りクロックを
発生させている。この場合には、定常位相誤差調整器３
５によりクロック発生器３４の定常位相誤差を調整し、
データとクロックの位相を最適に設定する必要がある。
また、この装置ではデータの切り換わり頻度により位相
変動が生じるため過渡応答性のよいＰＬＬ回路が必要と
される。
変動が生じるため過渡応答性のよいＰＬＬ回路が必要と
される。
第５図は、第４図と同様の１線式でＰＬＬ方式クロック
発生器３４により読み取りクロックを発生させる例を示
しているが、この例ではＰＬＬが位相変動に追従出来な
い場合に備えてエラー訂正回路３６を併用している。
発生器３４により読み取りクロックを発生させる例を示
しているが、この例ではＰＬＬが位相変動に追従出来な
い場合に備えてエラー訂正回路３６を併用している。
［発明が解決しようとする課題］
第３図に示した従来の技術では、オシロスコープを観察
しながらデータと読み取りクロックとの位相関係を最適
にするための調整を行う必要があり、工数を要した。ま
た、１線式の場合には手動による調整が必要である外、
応答性のよいＰＬＬ方式クロック発生器が必要とされる
ため、装置が高価なものとなり、さらに高精度のエラー
訂正回路も必要となるなめコスト高となっていた。
しながらデータと読み取りクロックとの位相関係を最適
にするための調整を行う必要があり、工数を要した。ま
た、１線式の場合には手動による調整が必要である外、
応答性のよいＰＬＬ方式クロック発生器が必要とされる
ため、装置が高価なものとなり、さらに高精度のエラー
訂正回路も必要となるなめコスト高となっていた。
［課題を解決するための手段］
本発明によるデータ受信装置は、データの変化時点とデ
ータを読み取るためのクロックの読み取りエツジとが競
合関係にあるか否かを自動的に検出し、競合関係にある
ときには正規のクロックを一定時間遅らせたものをデー
タ読み取りクロックとし、そうでないときには正規のク
ロックをそのままデータ読み取りクロックとして用いる
ものである。
ータを読み取るためのクロックの読み取りエツジとが競
合関係にあるか否かを自動的に検出し、競合関係にある
ときには正規のクロックを一定時間遅らせたものをデー
タ読み取りクロックとし、そうでないときには正規のク
ロックをそのままデータ読み取りクロックとして用いる
ものである。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す回路図であり、第２
図は、その動作状態を示すタイミングチャートである。
図は、その動作状態を示すタイミングチャートである。
第１図に示すように、本実施例の受信装置は、遅延素子
５．６．７、ＥＸＯＲゲート８．１０、ＥＸＮＯＲゲー
ト９、ＡＮＤゲート１１．１４．１５、ＯＲゲート１２
、インバータ１３、ＮＯＲゲート１６およびＤタイプフ
リップフロップ１７により構成される競合検出回路１、
遅延素子１８．１９により構成され、クロックＣＬを一
定時間遅延した遅延クロックＤＣＬとするクロック遅延
回路２、インバータ２０．ＡＮＤゲート２１．２２およ
びＯＲゲート２３により構成され、競合検出回路１のク
ロック切換え信号Ｓ５によりクロックＣＬと遅延クロッ
クＤＣＬとを切換えるクロック切換え回路３と、クロッ
ク切換え回路３からの出力クロックＯＣＬを読み４つク
ロックとしてデータＤを読み取るシフトレジスタ４と、
を具備している。
５．６．７、ＥＸＯＲゲート８．１０、ＥＸＮＯＲゲー
ト９、ＡＮＤゲート１１．１４．１５、ＯＲゲート１２
、インバータ１３、ＮＯＲゲート１６およびＤタイプフ
リップフロップ１７により構成される競合検出回路１、
遅延素子１８．１９により構成され、クロックＣＬを一
定時間遅延した遅延クロックＤＣＬとするクロック遅延
回路２、インバータ２０．ＡＮＤゲート２１．２２およ
びＯＲゲート２３により構成され、競合検出回路１のク
ロック切換え信号Ｓ５によりクロックＣＬと遅延クロッ
クＤＣＬとを切換えるクロック切換え回路３と、クロッ
ク切換え回路３からの出力クロックＯＣＬを読み４つク
ロックとしてデータＤを読み取るシフトレジスタ４と、
を具備している。
なお、本実施例は、１線式、２線式いずれのシステムに
も適用しうるものである。したがって、１線式の場合に
はクロックはクロック発生器により与えられるものであ
る。
も適用しうるものである。したがって、１線式の場合に
はクロックはクロック発生器により与えられるものであ
る。
次に、第２図のタイミングチャートを参照して本実施例
の動作について説明する。
の動作について説明する。
競合検出回路１において、データＤは遅延素子５．６．
７により３段階に遅延される。各遅延信号とデータＤと
をＥＸＯＲゲート８、ＥＸＮＯＲゲート９およびＥＸＯ
Ｒゲート１０を通すことにより、それぞれのゲートから
信号Ｓ１、Ｓ２、Ｓ３を得る。これらの信号は、ＡＮＤ
ゲート１１、ＯＲゲート１２により信号Ｓ４に合成され
る。信号Ｓ４はデータＤの変化点から２つの連続パルス
となるが、第１のパルスはクロックとデータの競合の可
能性のある区間を、また、第２のパルスは競合の心配の
ない安全区間を占めている。
７により３段階に遅延される。各遅延信号とデータＤと
をＥＸＯＲゲート８、ＥＸＮＯＲゲート９およびＥＸＯ
Ｒゲート１０を通すことにより、それぞれのゲートから
信号Ｓ１、Ｓ２、Ｓ３を得る。これらの信号は、ＡＮＤ
ゲート１１、ＯＲゲート１２により信号Ｓ４に合成され
る。信号Ｓ４はデータＤの変化点から２つの連続パルス
となるが、第１のパルスはクロックとデータの競合の可
能性のある区間を、また、第２のパルスは競合の心配の
ない安全区間を占めている。
シフトレジスタ４がクロックＣＬの立ち上がりタイミン
グでデータを読み取るとすると、第１のパルス期間にク
ロックＣＬが立ち上がると両者が競合していることにな
り、読み取りエラーの発生する可能性がある。そこで、
本実施例ではクロ・ンクＣＬを一定時間遅延させたクロ
ックを読み取りクロックとして使用する。また、第２の
パルス期間にクロックＣＬが立ち上がる場合には、競合
の心配がないので、クロックＣＬをそのまま読み取りク
ロックとして使用する。２つのパルス期間以外の区間で
は競合の可能性はないがデータＤとクロックＣＬのジッ
タによりクロックＣＬと遅延クロックＤＣＬが頻繁に切
り変わるのを防止するためにクロックＣＬの切換えを禁
止とする不感区間とする。
グでデータを読み取るとすると、第１のパルス期間にク
ロックＣＬが立ち上がると両者が競合していることにな
り、読み取りエラーの発生する可能性がある。そこで、
本実施例ではクロ・ンクＣＬを一定時間遅延させたクロ
ックを読み取りクロックとして使用する。また、第２の
パルス期間にクロックＣＬが立ち上がる場合には、競合
の心配がないので、クロックＣＬをそのまま読み取りク
ロックとして使用する。２つのパルス期間以外の区間で
は競合の可能性はないがデータＤとクロックＣＬのジッ
タによりクロックＣＬと遅延クロックＤＣＬが頻繁に切
り変わるのを防止するためにクロックＣＬの切換えを禁
止とする不感区間とする。
信号Ｓ１．４およびクロックＣＬから、以上の動作を行
わせるに必要なりロック切換え信号Ｓ５を発生するのが
、インバータ１３、ＡＮＤゲート１４．１５、ＮＯＲゲ
ート１６、Ｄタイプフリップフロップ１７からなる回路
である。
わせるに必要なりロック切換え信号Ｓ５を発生するのが
、インバータ１３、ＡＮＤゲート１４．１５、ＮＯＲゲ
ート１６、Ｄタイプフリップフロップ１７からなる回路
である。
信号Ｓ４のパルス以外の区間（低レベル区間）でクロッ
クＣＬが立ち上がった場合は、Ｄタイプフリップフロッ
プ１７の夏出力の反転信号がＤ端子に入力されているた
め、Ｄタイプフリ・ンブフロップ１７の出力であるクロ
ック切換え信号Ｓ５は変化しない。信号Ｓ４の第１のパ
ルス期間にクロックＣＬが立ち上がった場合、信号Ｓｌ
（このときは高レベル）の反転信号がＤタイプフリ・ン
プフロップ１７のＤ端子に入力されているので、クロッ
ク切換え信号Ｓ５は低レベルとなる。さらに、信号Ｓ４
の第２のパルス期間にクロックＣＬが立ち上がった場合
は、信号Ｓｌ（このときは低レベル）の反転信号がＤタ
イプフリップフロップ１７のＤ端子に入力されているの
で、クロック切換え信号Ｓ５は高レベルとなる。
クＣＬが立ち上がった場合は、Ｄタイプフリップフロッ
プ１７の夏出力の反転信号がＤ端子に入力されているた
め、Ｄタイプフリ・ンブフロップ１７の出力であるクロ
ック切換え信号Ｓ５は変化しない。信号Ｓ４の第１のパ
ルス期間にクロックＣＬが立ち上がった場合、信号Ｓｌ
（このときは高レベル）の反転信号がＤタイプフリ・ン
プフロップ１７のＤ端子に入力されているので、クロッ
ク切換え信号Ｓ５は低レベルとなる。さらに、信号Ｓ４
の第２のパルス期間にクロックＣＬが立ち上がった場合
は、信号Ｓｌ（このときは低レベル）の反転信号がＤタ
イプフリップフロップ１７のＤ端子に入力されているの
で、クロック切換え信号Ｓ５は高レベルとなる。
クロック切換え回路３では、クロックの切換え信号Ｓ５
が低レベルのときは、遅延クロックＤＣＬを、また、ク
ロック切換え信号Ｓ５が高レベルのときは、クロックＣ
Ｌをそれぞれ出力クロ・ンクＯＣＬとして出力する。
が低レベルのときは、遅延クロックＤＣＬを、また、ク
ロック切換え信号Ｓ５が高レベルのときは、クロックＣ
Ｌをそれぞれ出力クロ・ンクＯＣＬとして出力する。
シフトレジスタ４は、出力クロックＯＣＬを受けて、デ
ータＤを読み取る。すなわち、シフトレジスタ４はクロ
ック切換え信号Ｓ５が低レベルのとき（クロックＣＬの
読み取りタイミングがデータの変化時点と賞金している
とき）は、遅延クロックＤＣＬによりデータの読み取り
を行い、またクロック切換え信号が高レベルのとき（ク
ロックＣＬの読み取りタイミングがデータの変化時点に
対し安全区間に入っているとき）は正規のクロックＣＬ
により読み取りを行う。
ータＤを読み取る。すなわち、シフトレジスタ４はクロ
ック切換え信号Ｓ５が低レベルのとき（クロックＣＬの
読み取りタイミングがデータの変化時点と賞金している
とき）は、遅延クロックＤＣＬによりデータの読み取り
を行い、またクロック切換え信号が高レベルのとき（ク
ロックＣＬの読み取りタイミングがデータの変化時点に
対し安全区間に入っているとき）は正規のクロックＣＬ
により読み取りを行う。
尚、２線式の場合には、クロック切換え信号が低レベル
であるときに、クロックＣＬの立ち上がりが競合区間の
前で遅延クロックの立ち上がりが競合区間に入る可能性
がある。そのような虞れがある場合には、競合区間をあ
る程度広く設定し、また、データＤを第１図のＡ点にお
いて遅延回路により遅延させる必要がある。また、クロ
ック切換え回路３は、クロックＣＬが入ってから信号Ｓ
５が切り変わると、出力に“ヒゲが出ることになる。こ
れを避けるには、第１図のＢ点に短時間の遅延回路を挿
入する必要がある。
であるときに、クロックＣＬの立ち上がりが競合区間の
前で遅延クロックの立ち上がりが競合区間に入る可能性
がある。そのような虞れがある場合には、競合区間をあ
る程度広く設定し、また、データＤを第１図のＡ点にお
いて遅延回路により遅延させる必要がある。また、クロ
ック切換え回路３は、クロックＣＬが入ってから信号Ｓ
５が切り変わると、出力に“ヒゲが出ることになる。こ
れを避けるには、第１図のＢ点に短時間の遅延回路を挿
入する必要がある。
以上説明したように、本発明によれば、比較的簡単な回
路を付加するだけで煩雑な調整工数を経ることなく、ま
た、高価なりロック発生器やエラー訂正回路を使用する
ことなく、読み取りエラーを起こすことのないデータ受
信装置を得ることができる。
路を付加するだけで煩雑な調整工数を経ることなく、ま
た、高価なりロック発生器やエラー訂正回路を使用する
ことなく、読み取りエラーを起こすことのないデータ受
信装置を得ることができる。
［発明の効果］
以上説明したように、本発明は、データ受信装置におい
てデータとデータ読み取りクロックが競合関俤になるか
否かを検出し、競合量体にあるときには正規のクロック
を一定時間遅らせたものをデータ読み取りクロックとし
て用いるものであるので、本発明によれば、小規模の回
路を追加するのみでデータと読み取りクロックとの競合
を確実に回避することができる。したがって、本発明に
よれば、煩雑なデータークロック間の位相調整の必要が
なくなり、さらにＰＬＬ方式クロック発生器やエラー訂
正回路を簡単なもので済ますことが可能となる。
てデータとデータ読み取りクロックが競合関俤になるか
否かを検出し、競合量体にあるときには正規のクロック
を一定時間遅らせたものをデータ読み取りクロックとし
て用いるものであるので、本発明によれば、小規模の回
路を追加するのみでデータと読み取りクロックとの競合
を確実に回避することができる。したがって、本発明に
よれば、煩雑なデータークロック間の位相調整の必要が
なくなり、さらにＰＬＬ方式クロック発生器やエラー訂
正回路を簡単なもので済ますことが可能となる。
第１図は、本発明の一実施例を示す回路図、第２図は、
その動作を説明するためのタイミングチャート、第３図
乃至第５図は、それぞれ従来例のブロック図である。 １・・・・・・競合検出回路、 ２・・・・・・クロ
ック遅延回路、 ３・・・・・・クロック切換え回
路、 ４・・・・・・シフトレジスタ、 ５．６
．７．１８．１９・・・・・・遅延素子、 ８．１０
・・・・・・ＥＸＯＲゲート（イクスクルーシブＯＲゲ
ート）、 ９・・・・・・ＥＸＮＯＲゲート（イク
スクルーシブＮＯＲゲート）、 １１．１４．１５
．２１．２２・・・・・ＡＮＤゲート、 １２．２
３・・・・・・ＯＲゲート、１３．２０・・・・・・イ
ンバータ、 １６・・・・・・ＮＯＲゲート、
１７・・・・・Ｄタイプフリップフロップ、Ｄ・・・・
・・データ、 ＣＬ・・・・・・クロック、
ＤＣＬ・・・・・・遅延クロック、 ＯＣＬ・・・・
・・出力クロック、 Ｓ１〜Ｓ４・・・・・・信号、
Ｓ５・・・・・・クロック切換え信号。
その動作を説明するためのタイミングチャート、第３図
乃至第５図は、それぞれ従来例のブロック図である。 １・・・・・・競合検出回路、 ２・・・・・・クロ
ック遅延回路、 ３・・・・・・クロック切換え回
路、 ４・・・・・・シフトレジスタ、 ５．６
．７．１８．１９・・・・・・遅延素子、 ８．１０
・・・・・・ＥＸＯＲゲート（イクスクルーシブＯＲゲ
ート）、 ９・・・・・・ＥＸＮＯＲゲート（イク
スクルーシブＮＯＲゲート）、 １１．１４．１５
．２１．２２・・・・・ＡＮＤゲート、 １２．２
３・・・・・・ＯＲゲート、１３．２０・・・・・・イ
ンバータ、 １６・・・・・・ＮＯＲゲート、
１７・・・・・Ｄタイプフリップフロップ、Ｄ・・・・
・・データ、 ＣＬ・・・・・・クロック、
ＤＣＬ・・・・・・遅延クロック、 ＯＣＬ・・・・
・・出力クロック、 Ｓ１〜Ｓ４・・・・・・信号、
Ｓ５・・・・・・クロック切換え信号。
Claims (3)
- （１）シリアルに転送されてくるデータをクロックと同
期して読み取るデータ受信装置において、前記クロック
のデータ読み取りエッジとデータの変化時刻とが競合関
係にあるときには前記クロックを一定時間遅らせたクロ
ックを用いて、そうでないときには前記クロックを用い
てデータを読み取ることを特徴とするデータ受信装置。 - （２）クロックのデータ読み取りエッジの時刻とデータ
の変化時刻とが競合しているか否かを検出する競合検出
回路と、クロックを所定時間遅らせるクロック遅延回路
と、正規のクロックと前記クロック遅延回路を経由した
遅延クロックとが入力され、前記競合検出回路が競合し
ていることを検出したときには遅延クロックを、そうで
ないときには正規のクロックを出力するクロック切換え
回路と、前記クロック切換え回路の出力するクロックの
タイミングでシリアルに転送されてくるデータを読み取
るシフトレジスタと、を具備するデータ受信装置。 - （３）前記競合検出回路が、前記クロックの前記エッジ
がデータの変化時点を含む競合区間内に存在していると
きには第１のレベルの信号を発生し、前記競合区間から
一定時間遅れた安全区間内に存在しているときには第２
のレベルの信号を発生するものである請求項２記載のデ
ータ受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128842A JPH0423637A (ja) | 1990-05-18 | 1990-05-18 | データ受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128842A JPH0423637A (ja) | 1990-05-18 | 1990-05-18 | データ受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423637A true JPH0423637A (ja) | 1992-01-28 |
Family
ID=14994738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2128842A Pending JPH0423637A (ja) | 1990-05-18 | 1990-05-18 | データ受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423637A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303810A (en) * | 1992-01-18 | 1994-04-19 | Tani Electronics Industry Co., Ltd. | Magazine rack and positional adjustment system therefor |
| JP2004120587A (ja) * | 2002-09-27 | 2004-04-15 | Matsushita Electric Ind Co Ltd | 同期回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233863A (ja) * | 1988-03-14 | 1989-09-19 | Fujitsu Ltd | 同期化回路 |
-
1990
- 1990-05-18 JP JP2128842A patent/JPH0423637A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233863A (ja) * | 1988-03-14 | 1989-09-19 | Fujitsu Ltd | 同期化回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303810A (en) * | 1992-01-18 | 1994-04-19 | Tani Electronics Industry Co., Ltd. | Magazine rack and positional adjustment system therefor |
| JP2004120587A (ja) * | 2002-09-27 | 2004-04-15 | Matsushita Electric Ind Co Ltd | 同期回路 |
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