JPS5980117A - 容量性安定器用保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は負荷安定器に関するものであり、更に詳しくは
容量性安定器または関連する負荷にアークのような状態
が発生した場合に負荷電流を減らづための新しい保護回
路に関するものである。

電力制御安定器により負荷を制御することは公知である
。典型的には、米国特許出願番号用３７９．３９３号（
１９８２年５月１８日出願）に記載されている容量性安
定器のように、負荷と直列に可変安定化インピーダンス
が設けられる。容量性安定器は、米国特許出願番号用３
８２，８７５号（１９８２年５月２８日出願）に記載さ
れているような負荷抵抗制御回路と共に使うことができ
る。しかし、負荷抵抗制御回路は容量性安定器またはそ
れに関連する負荷を、電力回路中に発生するアークまた
はアーク賦性（ａｒｃ−ｌ　１ｋｅ）状態による悪影響
から保護するものではない。このようなアークは電源へ
の接続不良または回路制御用スイッチ等の動作不良によ
って起ることがある。通常、電力線路の１サイクル中に
アーク性状態が発生した場合、このアーク性状態は線路
電流および負荷電流が自然にゼロ交差するまで持続し、
この自然のゼロ交差時にアークは消滅するが、空隙は高
度にイオン化した状態になっている。容量性安定器では
コンデンサの電圧は電流に対してほぼ９０゜遅れる。し
たがってアークが消えた瞬間にはコンデンサの電圧は線
路電圧尖頭値になり、そしてこの尖頭値のレベルにとど
まる傾向がある。線路電圧がその尖頭値レベルから正弦
波的に低下するとき、アーク性状態により生じた、高度
にイオン化した空隙両端間の電圧は上昇していき、やが
てアークが再び発生覆る降伏電圧に達する。安定器のコ
ンデンザ内に蓄積されたエネルギーは突如、負荷に放出
され、これは負荷抵抗により制限されるだけである。し
たがって、約１／２サイクルの再発弧時間で負荷へ最大
のエネルギー転送が生じ、負荷または安定器の一部が瞬
間的に破壊することがある。このため、アークの発生を
検出し、そしてこのような状態で安定化容最から得られ
るエネルギーを減少さけるための適当な手段を設けるこ
とにより、このような破壊的な電流をなくすか又は減少
させることは非常に望ましい。

発明の概要 本発明によれば、負荷電流のゼロ交差の直ぐ後に負荷電
流の大きさをサンプリングすることにより、アーク性状
態が存在するか否かを判定する。

負荷電流のゼロ交差のずぐ後にサンプリングした電流の
大きざがゼロでない場合には、負荷は正常な状態のもと
で動作しており、このため保護作用は何ら行なわれない
。サンプリングした電流の大きさがほぼゼロの場合には
、アーク性状態が生じたものと見做され、容量性安定器
内で保護作用が作動されて、安定器および関連する負荷
の破壊を防止する。

好ましい実施例では、安定器は負荷と直列に常に配置さ
れる主容量性素子、ならびにスイッチング手段の動作に
より主容量性素子と並列に選択的に接続された補助容轍
性素子を含み、スイッチング手段は、負荷電流を一定値
に保つように選択された電力線路の１サイクルの１部分
の開作動される。アーク性状態の検出に応じてスイッチ
ング手段の導通が防止され、このため、負荷と容量性安
定器を通る電流が主安定化容聞の値により設定された最
小回路電流に制限される。

したがって本発明の１つの目的は、アーク性状態が生じ
た場合に容置性安定器とそれに関連する負荷を保護する
だめの新規な回路を提供することである。

この目的ならびに本発明の他の目的は図面を参照した以
下の詳細な説明により明らかとなろう。

まず第１図において、電力制御用容置性安定器１０が抵
抗値Ｒしの負荷抵抗１１に対して使用されている。スイ
ッチング手段には一対の線路端子し１とし２との間で、
負荷１１ならびに安定器の第１の容量性素子たとえばコ
ンデンサ１４と直列に接続されている。前記米国特許出
願第３７９゜３９３号に記載されているように、第１の
コンデンサ１４の両端間に第２の容量性素子たとえばコ
ンデンサ１６とスイッチング手段１８が直列に接続され
る。スイッチング手段１８は電力用ＭＯ８ＦＥＴのよう
な被制御導通素子１８ａを含σ凄共に、該素子に並列に
接続されたダイオードのような一方向導通素子１８ｂを
備える。制御論理およびグーミル駆動手段２０は負荷１
１の線路側に接続された第１の入力端子２０ａと共通の
端子２０ｂとの間に信号を受は取る。手段２０は出力端
子２Ｑｃに素子１８ａを制御する信号を供給する。コン
デンサ１４および１６は負荷と直列の可変安定化インピ
ーダンスを与える。コンデンサ１４は常に負荷と直列に
接続されて最大安定化インピーダンスを与える。これに
対してコンデンサ１６は線路サイクルの調節可能な一部
分の間コンデンサ１４と並列に接続される。１サイクル
の間ずつとスイッチング手段１８が閉じたままになって
いるときには、負荷に対する安定化インピーダンスは最
小となる。電球ソケットの接続不良または非スナツプ型
のスイッチング手段１２の動作等により電力回路にアー
クが発生すると、負荷１１（たとえば白熱電球）が瞬間
的に破壊されることがあり得る。またアーク状態により
固体スイッチング素子１８ａが瞬間的に破壊されること
も多い。

次に第２図について説明する。第２図では同様の素子に
は同じ参照符号を使用している。制御手段２０とともに
保護回路２２を使用することにより、スイッチング素子
１８ａおよび／または負荷１１の破壊を防止する。前記
米国特許出願第３８２．８７５号に更に詳しく述べられ
ているように制＠論理およびゲート駆動手段２０には、
一方の線路Ｌ２に接続された第１の入力端子２０ａなら
びに他方の線路Ｌ１に接続された第２の入力端子２０ｅ
が含まれている。整流器３０と電源装置ろ波器３２（直
列抵抗３２ａと並列ろ波コンデンサ３２ｂを含む）によ
って、回路共通電位（たとえばアース）に接続された共
通端子２０ｂに対して正の動作電位子Ｖが得られる。第
１入力端子２０ａと補助人ノコ端子２０ＣＩとの間に負
荷抵抗１１が接続されている。検知抵抗素子３４は補助
入ノｊ端子２０ｄから回路共通端子２０ｂに接続されて
いる。抵抗３４の両端間に負荷電流に比例した電圧が得
られる。この電圧は抵抗３６を介して第１の比較器３８
の非反転入力３８ａに結合されている。

入ノｊ端子２０ａに現われる負荷両端間の電圧は分圧器
４０（直列抵抗素子４０ａと並列抵抗素子４０ｂから成
る）を介して別の比較器４２の非反転入力４２ａに接続
されている。比較器３８．４２の各々の反転入力３８ｂ
および４２ｂはともに、動作電位子Ｖと共通電位との間
に接続された第１および第２の抵抗素子４４ａおｊ；び
４４ｂから成る別の分圧器４４のタップに現われる基準
電位に接続されている。比較器３８および４２の各々の
出力３８ｃおよび４２Ｇはプルアップ抵抗４６および４
８を介して正の動作電位に接続され、またインバータ５
０，５２の対応する入力にそれぞれ接続されている。第
１の２人カナンド・ゲート５４の一方の入力は第１の比
較器の出力３８Ｃに接続され、他方の入力は第２のイン
バータ５２の出ノｊに接続されている。第２のナンド・
グー１〜５６の一方の入力は第２の比較器の出力４２ｃ
に接続され、他方の入力はインバータ５０の出力に接続
されている。ゲート５４の出力はバイアス抵抗５８を介
してＰＮＰトランジスタ６０のベース電極に接続される
。ＰＮＰトランジスタ６０のエミッタ電極は別の抵抗６
２を介して正の動作電位子Ｖに接続されている。トラン
ジスタ６０のコレクタ電極は抵抗６４を介して１対の直
列接続された積分コンデンサ６６ａおよび６６ｂに接続
されている。積分コンデンサは抵抗６８およびダイオー
ド７０を介してゲート５６の出力にも接続されている。

コンデンサ６６ａと６６ｂの結合点は抵抗７２を介して
共通電位に接続され、また直列抵抗７４およびダイオー
ド７６を介して制御手段の第２線路入力端子２０ｅにも
接続されている。抵抗６４および６８ならびにコンデン
サ６６ａの結合点は別の比較器７８の反転入カフ８ａに
接続されている。比較器７８の非反転入カフ８ｂは定電
流源８２から定電流を受けるランプ（ｒａｍｐｉｎｇ）
コンデンサ８０に接続されている。定電流源８２はＰＮ
１〕１−ランジスタ８２ａを含み、そのコレクタ電極が
コンデンサ８０に接続されている。トランジスタ８２ａ
のベース電極は抵抗８２ｂを介して共通電位に接続され
ており、また一対のダイオード８２Ｇ（＋５よび８２ｄ
を介して正の動作電位に接続されている。トランジスタ
５２ａｃエミツタ電極は電流設定抵抗８２ｅを介して動
作電位子Ｖに接続されている。第３の比較器７８の出カ
フ８ｃはラッチ手段８４の第１のリセット人力Ｒに接続
されている。ラッチ手段の出力８４ａは抵抗８６を介し
て制御手段の出力２０Ｇ、したがってスイッチング素子
１８ａのゲート電極に接続されている。

抵抗素子８８と直列ダイオード９０は第３の比較器の入
カフ８ｂとラッチ出力８４ａとの間に接続されている。

ラッチのリセット人力Ｒは別の抵抗索子９２を介して動
作電位子Ｖにも接続されている。ラッチ８４のセット人
力Ｓは抵抗９４を介して共通電位に、また抵抗９６を介
して動作電位子Ｖに接続されている。このヒツト入力は
コンデンサ９８を介して第４の比較器１００の出力１０
０ａにも接続されている。比較器出力１００ａはプル・
アップ抵抗１０２を介して動作電位子Ｖにも接続されて
いる。比較器の反転入力１００ｂは共通電位に接続され
、比較器の非反転入）〕１００Ｃは抵抗１０４を介して
制御手段の第１人力２０ａに接続されている。一対の保
護ダイオード１０６ａおよび１０６ｂが入力１００ｃか
らそれぞれ共通電位と動作電位に接続されている。

本発明に従い、保護回路２２の第１の入力２２ａは一方
の線路Ｌ１の電圧を受け、保護回路２２の出力２２ｂは
制御手段の別の入力２０［に接続され、したがってラッ
チ手段８４の第２のラッチ・リセット人力Ｒ”に接続さ
れている。保護回路２２にはゼロ交差検出器１０８が含
まれている。

ゼロ交差検出器”１０８の第１のトランジスタ１１０の
ベース電極は共通電位に接続され、エミッタ電極は抵抗
１１２を介して入力２　’２　ａに接続され、］レクタ
電極は負荷抵抗１１４を介して正の動作電位子Ｖに接続
されている。第２および第３の１〜ランジスタ１１６お
よび１１８のエミッタ電極は共通電位に接続され、トラ
ンジスタ１１６のコレクタ電極とトランジスタ１１８の
ベース電極抵抗１１４と１−ランジスタ１１０のコレク
タ電極との結合点に接続されている。トランジスタ１１
６のベース電極はトランジスタ１１０のエミッタ電極に
接続されている。トランジスタ１１８のコレクタ電極は
出力抵抗１２０を介して動作電位子■に接続されている
。トランジスタ１１８のコレクタ電極は第１の単安定マ
ルチバイブレータ手段１２５の入力Ｂにも接続されてい
る。第１の単安定マルチバイブレータ手段１２５の入力
Ａは共通電位に接続されている。タイミング用コンデン
サ１２７とタイミング抵抗１２８は手段１２５に接続さ
れて、出力パルスの持続時間を定める。単安定マルチバ
イブレータ手段１２５の出ノＪＱはＤ型フリップフロッ
プ論理素子１３０のクロック人力Ｃに接続され、フリッ
プフロップ１３０のデータ人力りはトランジスタ１１８
のコレクタ電極に接続されている。フリップフロップ１
３０の「頁」出力Ｑは第２の単安定マルチバイブレータ
１３５の入力Ｂに接続されている。マルチバイブレータ
１３５の入力Ａは共通電位に接続されている。タイミン
グ用の容量素子１３７と抵抗素子１３８がマルチバイブ
レーク１３５に接続されて、その出力Φのパルスの持続
時間を設定する。この出力Ｑは保護回路の出力２２１１
に接続され、したがって制御手段２０内のラッチ手段８
４の第２リセット入力Ｒ−に接続されている。単安定マ
ルチバイブレータ１２５．１３５は集積回路にすること
ができ、たとえば通常入手し得る４５２８ＣＭＯ８集積
回路などで構成することができる。

動作を簡単に説明すると、制御手段２０は負荷１１を通
って流れる電流ならびに負荷１１の両端間の電圧を検知
することによりコンデンサ６６ａ、６６ｂを充電または
放電して、比較器７８の片方の入力の電圧が他方の入力
のランプ電圧に等しくなる時刻を設定する。ラッチ８４
は、比較器１００により線路電圧のゼロ交差時にセット
され、積分コンデンサの電圧がランプ電圧に等しくなっ
たときにリセットされる。このようにして、ラッチ８４
はコンデンサ１６に電流が流れる時間を設定し、したが
って負荷電流およびインピーダンス（抵抗）を設定する
。

アーク発生の場合に、負荷１１として使用される低電圧
電球が損傷を受けないのは、（１）コンデンサ１４と１
６の容量比がほぼ１：１で、がつ（２）被制御導通素子
１８ａが遮断されて、負荷を通って流れるアーク電流を
減少さｊｌ−る場合ひある。これは保訛回路２２によつ
（行なわれる。正常な動作状態（こおいては、負荷１１
を通る電流がいずれのｈ向ぐｂ　［２＋−＋　ｔｉｉＴ
を通過りる度ｆ目に、口前電流１．ｉイの後ｉｉ！′Ｉ
らに１４　［１ぐない１直になら４１）ればならない。

す４「わ１５負倚を通る電流（ま）こｋＬ負約両端間の
電圧）の絶対崎はそのＵ（−１父７苓、除い（非１目自
「ＩＵ−ｈＩ〕ればなら１．１い。負荷４１うび【Ｓ安
定器１０ど白り１１にアークが発生しｌ、二叫合には、
負荷電流８３　Ｊ、び／よ１こは負（Ｉイ霜；工（，１
ノノ−りのｉｌｊ発弧発弧転位￥りるＡ：　Ｃの時間の
間、［２口にとどまるひあろう。したが・ノー（、負荷
電流を監視し、ぞの電流が負荷電流の髪！１１父差の舊
く１股〔′もｔ、口；ＨＥＮの太ささのよ）′Ｃあるか
否かを検出りる（二とＩ’ｍ　Ａ、す、アークの起り１
りる状態を検出りる。

このため、［！１１父Ｘ検出器′１０ε）の１−ノンジ
スタ１１８の」レクタ電極は、（２１Ｊ父バ−ｆｉ口ご
低論理レベルど４ｒす、負荷が動作しτいＣジＩＬ？ｌ
Ｉの＜Ｍｒ？ｊ電流が流れ（いる他の１べてのときに＾
論１！ＩＩレベルどなる。１０交〕を時に低部［１！レ
ベル波形Ｇハ′ｌ土りで単安定マルチバイブレータ１２
５がトリガされ、その後短時間遅延する。例示のため１
ミリ秒の時間遅延を使用するが、これより長いか又は短
い遅延を使ってもよいことは勿論である。単安定マルチ
バイブレータで設定された遅延の後、単安定マルチバイ
ブレータの出力わが論理「１」レベルに上昇し、そのと
き検出器１０８の出力に存在しているレベルを７リツプ
フロツブ１３０にクロック・インする。このクロック動
作はゼロ交差から一定時間後、たとえば１ミリ秒後に行
なわれるので、フリップフロップ１３００Å力電圧がま
だ低論理レベルにある場合にのみ出力Ｑのレベルがアー
ク状態の存在を表示する。したがってアークが生じてい
な【プればフリップフロップ１３０の出）ＩＱは高論理
レベルにとどまっているが、アークが存在している場合
には低論理レベルに下がる。

アークが存在している場合の出力Ｑの電圧降下によって
単安定マルチバイブレータ１３５がトリガされる。マル
チバイブレータ１３５の出力Ｑは通常、論理「１コのレ
ベルになっており、ラッチ手段８４がその入力Ｒ′でリ
セットされるのを防止している。アーク状態が発生した
場合、単安定マルチバイブレータ１３５がトリガされ、
その出力Ｑはタイミング用コンデンサ１３７およびタイ
ミング用抵抗１３８で設定された時間の間、論理「０」
レベルに低下する。出力Ｇが低論理レベルに低下したと
き、論理手段８４の低論理レベルで作動するリセット人
力Ｒ−によりラッチ出力８４ａに低論理レベルが現われ
る。出力８４．１１の低レベルに応動して、素子１８ａ
は導通しなし１よう番こされ、ランプ・コンデンサ８０
両端間の電圧（よ夕゛イオード９０の動作により低レベ
ルにクランプされる。素子ｉ８ａに対する駆動を取り去
り且つコンデンサ８０をクランプづる時間は出力ｄの１
氏論理レベルのパルスの持続時間の間維持される。この
出力Ｑのパルスは望みの長さにできるが、線路波形の１
／２サイクルより長くなけれ１．Ｉ’ならな（１０たと
えば、１／１２０秒より長くなりればならない。単安定
マルチバイブレータ１３５につ（１て（よ２２０ミリ秒
というパルスの持続時間が任意に選択された。マルチバ
イブレータのタイミングが終るとラッチは復旧し、線路
波形の次のゼロ交差時に比較器１００の動作によりその
人力Ｓで再度セットされる。そのゼロ交差時に新しい信
号がセット人力Ｓに与えられてから、マルチバイブレー
タ１２５で設定された時間（たとえば１ミリ秒）の後に
、負荷電流が再びサンプリングされる。アーク状態が消
滅している場合には正常動作が進行する。アーク状態が
まだ存在しＣいる場合には、ラッチの第２リセツト人力
Ｒ−が再び働いて破損が防止される。したがってアーク
状態が存在している限り、負荷の各ゼロ交差後暫くして
負荷電流は安全限界まで減少し、ここで正常な負荷動作
を設定しようという試みが行なわれる。アークが除去さ
れたとぎにだけ、全負荷電流が負荷１１に流れる。

次に第２ａ図で、線１５０上にシステムの周期的なりロ
ック信号ＣＬＫが得られる場合には、一対の単安定マル
チバイブレータ１２５および１３５を１つ以上のディジ
タル・カウンタに置き換えることによりタイミングの信
頼度を向上することができる。この場合、ゼロ交差検出
器１０８の１−ランジスタ１１８のコレクタ電極におけ
る出力はフリップフロップ１３０のＤ入力に接続され、
またインバータ１５２を介してセット／リセット型フリ
ップフロップ論理素子１５４のセット人力Ｓにも接続さ
れている。フリップフロップ１５４の出力Ｑはプリセッ
ト可能なカウンタ１５６のリセット人力Ｒに接続されて
いる。カウンタ１５６のクロック人力Ｃは線１５０のＣ
ＬＫパルスを受ける。カウンタ１５６の出力Ｑは、カウ
ンタ１５６のプリセット・イネーブル人力ＰＥ、フリッ
プフロップ１５４のリセット人力Ｒならびにフリップフ
ロップ１３０のタロツク人力Ｃに接続されている。出力
２２ｂ−における保護回路出力信号はフリップ７０ツブ
１３０の出力Ｑから得られる。プリセット可能なカウン
タ１５６のプリセット人力Ｐｏ乃至ＰＮを公知の如く共
通電位または正電位に接続することにより、所望の計数
値を予め設定することができる。この設定された計数値
と線１５０上のＣＬＫパルスの周波数とにより、リセッ
ト人力Ｒが不作動にされる時点からカウンタ１５６の出
力Ｑが作動される時点までの間の所望の時間遅延が得ら
れる。普通はフリップ７０ツブ１５４がリセット状態に
あり、その出力ｄは高論理レベルになっているので、カ
ウンタ１５６はリセットされて、その中での計数動作が
禁止されている。

フリップフロップ１３０のクロック人力Ｃは低論理レベ
ルになっているので、Ｄ入力の情報がクロック動作によ
り出力Ｑ、したがって保護回路出力２２ｂ′に現われる
のが防止される。

負荷電流の各ゼロ交差時、ゼロ交差検出器１０８の出ノ
〕は低論理レベルに下り、フリップ７０ツブ１５４の入
力Ｓに高論理レベルが与えられる。

これに応動してフリップフロップ１５４の出力るが低論
理レベルに下り、カウンタ１５６へのリセット人力が除
去されるので、力１クンタはクロックパルスを計数する
ことが可能となり、やがて予め設定されたｈ１数値に達
する。これによりカウンタ１５６の出ノＩＱが作動され
、下記の開動作が行なねれる。すなわち、ゼロ交差から
暫くして、第１にフリップフロップ１５４がリセットさ
れて、これによりカウンタ１５６０入力Ｒを再びリセッ
ト・レベルにし、その計数動作を停止し、第２にカウン
タ１５６のプリセット人力ＰＥが作動されて、プリセッ
ト計数値をカウンタ内に再び装入させ、線１５０のクロ
ックパルスの再度の計数に備え、第３にフリップフロッ
プ１３０のクロック人力Ｃに高論理レベルが与えられる
。したがって、クロック・パルスの速度とカウンタ１５
６内にプリセットされた計数値とで設定される時刻に、
フリップフロップ１３０のＤ入力に存在しているゼロ交
差検出器の出力レベルがクロック動作によりフリップフ
ロップ１３０（７）Ｑ出力に現われる。アークが存在し
ていれば、フリップフロップ１３０の出力Ｑは論理「０
」レベルに下り、スイッヂング素子への駆動が除かれる
。ゼロ交差検出器１０８の出力が高論理レベルに戻って
非アーク状態を表わすと、フリップフロップ１３０の出
力Ｑが高論理レベルになるので、ラッチ８４の第２リレ
ッ１−人力Ｒ−の作動が防止されて、負荷の正常な動作
が継続可能となる。

次に第３図には、ディジタル形式の制御論理およびゲー
ト駆動手段２０−に使用するためのアーク保護回路の別
の実施例２２″が示されている。

制御論理およびゲート駆動手段２０−には、それぞれ帰
還抵抗１３８．１４２をそなえた一対の比較器３８およ
び４２、ならびにアナログ形式の制御論理およびゲート
駆動手段２０と同様の分圧器４０および４４が使用され
ている。比較器出力３８Ｃはインバータ５０を介し−Ｃ
プリセット可能な順逆（Ｕ／Ｄ）カウンタ１５０のクロ
ック人力ＣＬＫに接続されている。インバータ５０によ
り負荷抵抗は電流ピークの後に検知される。インバータ
５０を除去すると、負荷抵抗の検知が電流ピークの前に
行なわれる。回路が作動されるとき、カウンタ１５０の
プリセット・イネーブル人力ＰＥは（図示しない手段か
ら）電源オン・コマンド信号ＰＯＣを受信する。２人力
オア・ゲーｈ　１５２の出力からカウンタ１５０の順逆
人力ＩＪ／Ｄに与えられる信号に応動して、カウンタ１
５０は順方向計数モードまたは逆方向計数モードに設定
される。ゲート１５２の一方の入力は比較器出力４２Ｃ
から与えられ、他方の入力はＮ入力オア・ゲート１５４
の出力から与えられる。「空き検知」ゲート１５４のＮ
個の入力は各々、カウ〕／夕１５０の対応する０ｍ段の
出力と一方向計数カウンタ手段１５６の対応するプリセ
ット人力Ｐｍとの接続点に接続されている。ここで０５
ｍ＜Ｎである。

ノＪウンタ１５６はＮ＋１段のプリセット可能な順方向
計数カウンタであり、そのＮ＋１番目のプリセット入力
ＰＮ＋１は正の動作電位に接続されている。Ｎ段の順逆
カウンタ１５０のブリセラ１〜人力ＰＮも正の動作電位
子Ｖに接続されており、それより下位の入力Ｐｏ乃至Ｐ
Ｎ　　ｌはすべて共通電位に接続されている。カウンタ
１５６のクロック人力ＣＬＫは自走発振器手段１５８の
出力を受【プる。自走弁（辰器手段１５８は、一対の抵
抗素子１５８Ｃおよび１５８ｄにより相互結合された一
対のインバータ１５８ａおよび１５８ｂ、ならびにタイ
ミング用コンデンサ１５８ｅで構成されている。カウン
タ１５６のプリセット・イネーブル人力ＰＥは出力２０
０′に与えられたスイッチング素子作動信号を微分器１
６０を介して受信する微分器１６０は、直列微分コンデ
ンサ１６０ａと共通電位に接続された並列抵抗１６０ｂ
とで構成されている。カウンタ１５６の最上位計数段出
力ＱＮ＋１　は制御論理出力２０−ｆに送出される。

第１の制御論理補助入力２０′ｇはＤ型フリップフロッ
プ論理素子１６２のリセット人力Ｒに接続され、論理手
段の第２の補助入力２０−ｈはＤ型フリップフロップ論
理素子１６２のデータ人力りに接続されている。論理手
段の入力２０ｅ　＝は補助コンデンサ１６とスイッチン
グ素子１８の結合点に接続され、またクリップ回路網１
６４を介して別の比較器手段１６６の非反転入力１６６
ａに接続されている。クリップ回路網１６４は、第１お
よび第２の直列抵抗１６４ａおよび１６４ｂならびにこ
れらの抵抗の結合点から正電位に接続されたキャッチン
グ・ダイオード１６４Ｇで構成されている。第３の比較
器の反転入力１６６ｂは共通電位に接続され、この比較
器の出力１６６Ｃはフリップフロップ１６２のクロック
入）〕Ｃに接。　　続されている。比較器３８．４２ａ
３よび１６６が、　　充分に高速であり、出力波形の立
上り、立下りが充分に尖鋭であれば、前記の接続を直接
行なうことができる。出力４２Ｃおよび１６６Ｃの立上
り、立下りが早くない場合には、シュミツ１〜・トリガ
ー形バッファ１６８および１７０（随意選択によるもの
であるので点線で示しである）が必要になるかも知れな
い。またインバータ５０を使用する場合には、これをシ
ュミット・トリガー形にして第１の比較器の出力３８Ｃ
の立上り、立下りを早めることが必要になるかも知れな
い。

制御論理およびゲート駆動手段２０′はアーク保護回路
２２″がなくても動作させることができる。それには（
点線で示した）インバータ１７２により補助出力２０＝
ｆを第１の補助入力２０−ｇに接続し、点線で示した接
続１７４により正の動作電位子■を第２の補助入力２０
”ｈに接続すればよい。このときの動作は前記米国特許
出願第３．７９，３９３号のディジタル形の実施例につ
いて説明したのと基本的には同様である。簡単に言うと
、比較器１６６により入力２０ｅ”でのゼロ交差が検出
されたときは常に、フ′リップフ【」ツブ１６２の出力
Ｑが論理「１」レベルにセットされ、スイッチング素子
１８がターン・オンする。出力２０−［にカウンタ１５
６の出力ＱＮ＋１のパルスが現われたことによりフリッ
プフロップ１６２かリセットされるまで、スイッチング
素子１８は導通したままになる。このレベルが坦われる
のは、各ザイクルのスイッチング素子ゲート・パルスの
開始に応動してプリセット・イネーブル人力Ｐ　Ｅのパ
ルスによって入力された初期計数値から、自走発振器１
５８よりのクロック・パルスを順方向計数してカウンタ
１５６が一杯になったときである。カウンタ１５６に入
力されるプリセット計数値は）Ｊ・クンタ１５０の０ｍ
出力によって決定される。電流サンプリング抵抗３４両
端間の電圧が分圧器４４の出力の基準電圧を超えた時刻
に対応して第１の比較器３８から送出される各クロック
・パルスに応動してカウンタ１５０の計数値は１カウン
トだけ増加または減少する。割数の方向は比較器４２に
与えられる負荷電圧によつＣ制御される。カウンタ１５
０は決して「一杯」の状態には入らない。カウンタ１５
０が「空き」状態にある場合に、更に逆方向計数を行な
うとその状態が突然「一杯」の状態に変ってしまうであ
ろう。この状態はゲート１５４により検知されて、それ
以上の逆方向計数が防止される。本発明のアーク保護回
路２２″と一緒に使用するために、制御論理手段２０−
に付加的な出力２０−１を設ける。この出ノｊ２０−ｉ
は比較器４２からゲート１５２の入力に接続されている
。アーク保護回路２２″に含まれているゼロ交差検出器
１０８′には比較器１８０が使用されている。比較器１
８０の反転入力１８０ａは共通電位に接続されている。

非反転入力１８０ｂは直列ダイオード１８２ならびに直
列の第１および第２の抵抗素子１８４および１８６を介
して一方の線路入力２０ａ　−に接続されている。別の
抵抗素子１８８は抵抗素子１８４と１８６との結合点か
ら分圧器１９０の出力に接続されている。分圧器１９０
は正の動作電位子Ｖと共通電位との間に直列に接続され
た第１および第２の抵抗素子１９０ａおよび１９０ｈで
構成される。

比較器出力１８０ｃはインバータ１９２に接続される。

このインバータ１９２は、必要な場合にはシュミット型
のインバータにして、比較器出力の状態変化が充分急峻
になるようにしてもよい。インバータ１９２の出力は直
列抵抗１９４ａと並列コンデンサ１９４ｂとで構成され
る。低域ろ波器１９４を介して制御論理の第２の補助入
力２０”ｈに接続される０（入力２０−ｈに対する接続
１７４はアーク保護回路２２″を用いるときは切断する
）。インバータ１９２の出力は第２のインバータ１９６
を介してＤ型フリップフロップ１９８のクロック人力Ｃ
にも接続され−Ｃいる。フリップフロップ１９８のリセ
ット人力Ｒは論理手段の第２の補助出力２０＝ｉに接続
されている。フリップフロップ１９８のデータ人力りは
正の動作電位子■に接続されている。フリシブフロップ
１９８の出力Ｑは２人力ナンド・ゲート２００の一方の
入力に接続されている。ナンド・ゲート２００の他方の
入力は論理手段の第１の補助出力２０−ｆに接続されて
いる。ゲート２００の出力は論理手段の第１の補助入力
２０＝（ｌに接続され、したがってフリップフロップ１
６２のリセット入）ＪＲに接続されている（アーク保護
回路２２″を用いるときは出力２０′ｆと入力２０′ｇ
との間のインバータ１７２は除去する）。

動作について説明すると、線路し２が線路Ｌ１より正の
状態で、゛負荷電圧と負荷電流のゼロ交差に近づきつつ
あるとき、ダイオード１８ｂは通常導通しており、スイ
ッチング素子１８ａは「オフ」状態になっている。回路
端子２０ａ−は共通電位より正であるのでダイオード１
８２が導通し、１！；較器出力１８０Ｃは比較的より一
層正のレベルになる。主として分圧器１９０によって与
えられている小さな正のオフセット電圧のため、端子２
０ａ′の電圧が共通電位よりも若干より一層負になるま
では比較器出力１８０Ｃの電圧は降下しない。

このようなとき、線路Ｌ２から負荷両端間に共通電位に
対して負極性の電圧が加わると、インバータ１９２の出
力が突然上昇してノリツブフロップ１６２のＤ入力に論
理「１」嗜レベルが与えられる。

その復製くして負荷電圧および負荷電流のゼロ交差に応
動して、第３の比較器の出力１６６Ｃの電圧は立上る。

この立上りによるクロック動作により、フリップフロッ
プ１６２の入力りにおける論理「１」レベルがフリップ
７０ツブ１６２の出力Ｑに現われる。これにより、フリ
ップフロップ１６２のリセット人力Ｒに論理「１ルベル
が加えられるまで、スイッチング素子１８ａがオンとな
る。このようにして正常動作の場合には、ゲート２００
の各入力が論理「１」レベルであるのに応動して、ゲー
１−２００の出力は論理「Ｏ」レベルでなければならな
い。入力Ｐ　Ｎ　＋１の論理「１」レベル（動作電位十
■）によってカウンタ１５６のＮ　−）−１段を論理「
１」レベルにプリセットするのに応じて、ＱＮ＋１は通
常論理「１」のリセット・レベルとなり出力２０′ｆに
論理［１］レベルが送出される。ゼロ交差の前にフリッ
プフロップ１９８のリセット人力Ｒに論理「１」レベル
を与えることにより、フリップフロップ１９８の出力◇
に論理「１］レベルが与えられる。このリセット入力の
論理「１」レベルはそれに先立つ負荷の正極性半サイク
ルの間に第２の比較器の出力４２Ｃから得られる。

前記シーケンスによりフリップフロップ１６２の出力Ｑ
が論理「１」レベルとなり、スイッチング素子１８ａが
オンとなった後、通常の動作シーケンスによりカウンタ
１５６は一杯の状態に向って順方向計数する。一杯の状
態に達してこれを越えるとき、出力ＱＮ−１−１は論理
「０」レベルに低下し、入力２０−ｇに論理「１」レベ
ルが送出される。これによりフリップフロップ１６２の
出ノｊＱが論理「０」レベルにリセットされ、スイッチ
ング素子１８ａがオフとなる。このようにして素子１８
ａの導通に対する正常な時間間隔が設定される。

素子１８ａの導通中にアークが生じた場合には、端子２
０８′における電圧は負荷に向ってのゼロ交差の後、ゼ
ロにとどまり、第４の比較器の出力１８０Ｃはもっと正
のレベルに戻る。したがってインバータ１９６の出力電
圧は上昇し、その立上りでフリップ７０ツブ１９８のク
ロック人力Ｃを動作させる。フリップフロップ１９８の
データ人力りの論理「１」レベルがクロック動作により
、出力Ｑを論理「０」レベルに低下させ、このため入力
２０′ｇとフリップフロップ１６２のリセット入力に論
理「１」レベルが与えられる。この論理「１」レベルに
応動してフリップフ［１ツブ１６２の出力Ｑがリセット
されて、スイッチング素子１８ａから駆動が除去され、
スイッチング素子と負荷が保護される。同様に、フリッ
プフロップ１９８のクロック人力Ｃの電圧が他の形式の
中断により上昇すると、スイッチング素子１８ａに対す
る駆動パルスを終了させて、その素子１８ａと負荷を保
護する。負荷の負の半サイクル中にフリップフロップ１
９８のリセット人力Ｒに論理「１」のリセット・レベル
が与えられるので、スイッチング素子はオー）のままに
なっている。そしてその負の半サイクルに続く正の半サ
イクルを終了させるゼロ交差まで、すなわち電力波形の
殆んど１サイクル後までスイッチング素子１８ａをオン
にしようとする試みは行なわれない。アークまたは他の
中断状態が終了すると、ゲート２００の出力に論理「０
」レベルが現われ、正常動作が再開される。アークまた
は他の中断がなお存在している場合には、入力２０−ｇ
は論理「１」レベルを受は取るので、フリップフロップ
１６２はリセット状態に保持され、スイッチング素子１
８ａの駆動が防止される。

以上、容量性安定器に対するアーク保護回路のいくつか
の実施例について詳細に説明してきたが、当業者が多く
の変更や変形を行ない得ることは明らかであろう。した
がって、本発明は請求範囲によって限定されるものであ
り、ここに説明した特定の詳細事項や手段によって限定
されるものではない。

【図面の簡単な説明】

第１図は負荷とそのための容量性安定器の概略ブロック
図である。第２図は容量性安定器とそのための保護回路
の本発明の原理に従った１実施例の回路図である。第２
ａ図は第２図の実施例で使用するための保護回路の別の
実施例の回路図である。第３図はディジタル論理で構成
された安定器ならびにそれと一緒に使用するための新規
の保護回路の更に別の実施例の回路図である。 符号の説明 １１・・・・・・負荷、 １４・・・・・・安定器の第１のコンデンサ、１８・・
・・・・スイッチング手段、 ２２・・・・・・保護回路、 １０８．１０８′・・・・・・ゼロ交差検出器、１１０
．１１６．１１８・・・・・・トランジスタ、１１４．
１２０・・・・・・抵抗、 １２５．１３５・・・・・・単安定マルチバイブレータ
、１３０．１９８・・・・・・Ｄ型フリップフロップ、
１５４・・・・・・レット／リセット型フリップ７０ツ
ブ、１５６・・・・・・プリセット可能なカウンタ、１
８０・・・・・・比較器、 １８０ｃ・・・・・・比較器出力、 １８２・・・・・・ダイオード、 １８４．１８６．１８８・・・・・・抵抗、１９０・・
・・・・分圧器、 １９２・・・・・・インバータ。 特許出願人 ゼネラル・エレクトリックカンパニイ 代理人　（７６３０）生　沼　徳　二

Claims (1)

1. 【特許請求の範囲】 （１）交流電源の両端間に負荷ならびにスイッチング素
   子と直列に接続された容量性素子を持つ安定器と一緒に
   使用するための保護回路に於いて、負荷電流のゼロ交差
   を検出する手段、ならびに検出された負荷電流のゼロ交
   差の後の時点において上記負荷を通って流れる電流の大
   きさをサンプリングし、そしてサンプリング時点におい
   て上記負荷電流の大きさがほぼゼロの場合には上記スイ
   ッチング素子を不作動にして、実質的に負荷電流が上記
   スイッチング素子を介して流れないようにする手段を有
   することを特徴どする保護回路。 （２、特許請求の範囲第（１）項記載の保護回路に於い
   て、上記サンプリングしそして不作動にする手段が、各
   ゼロ交差の検出から所定時間後に負荷電流の大きさをサ
   ンプリングする手段と、はぼゼロの大きさの負荷電流の
   サンプリングに応動して上記スイッチング素子を不作動
   にする手段とで構成されている保護回路。 （３）特許請求の範囲第（１）項記載の保護回路に於い
   て、上記サンプリングする手段が、上記負荷電流のゼロ
   交差で始まり上記所定時間後に終了する出力パルスを送
   出する第１の単安定マルチバイブレータと、第１の入力
   に加わる上記第１の単安定マルチバイブレータの出力パ
   ルスの終了に応動じて、第２の入力におけるほぼゼロの
   負荷電流値と実質的に非ゼロの負荷電流値にそれぞれ対
   応した第１の状態と第２の状態になる出力を持つサンプ
   リング素子とで構成されている保護回路。 （４）特許請求の範囲第（３）項記載の保護回路に於い
   て、上記サンプリング素子がＤ型フリップフロップであ
   る保護回路。 （５）特許請求の範囲第（３）項記載の保護回路に於い
   て、上記第１の単安定マルチバイブレータの出力パルス
   の持続時間が約１ミリ秒以下である保護回路。 （６）特許請求の範囲第（３）項記載の保護回路に於い
   て、上記不作動にする手段が、上記サンプリング素子の
   第１の出力状態に応動して、上記スイッチング素子を不
   作動にするための所定の持続時間のパルスを送出する第
   ２の単安定マルチバイブレータである保護回路。 （７〉特許請求の範囲第（６）項記載の保護回路に於い
   て、上記負荷が線路周波数で動作し、かつ上記不作動に
   するためのパルスの持続時間が線路電力波形サイクルの
   半分以上である保護回路。 （８）特許請求の範囲第（１）項記載の保護回路に於い
   て、上記サンプリングしそして不作動にする手段が、上
   記負荷電流のゼロ交差の検出に応動して第１のレベルに
   セットされる出力ならびに上記出力の状態を第２のレベ
   ルにリセットするためのりセッ］〜入力とをそなえた第
   １のフリップフロップと、プリセット可能な数の周期的
   なりロック信号パルスを尉数した後にのみ出力信号を送
   出するカウンタ手段であって、上記第１のフリップフロ
   ップから上記第２のレベルを受けたときに計数を禁止す
   るリセット入力をそなえ、当該カウンタ手段の各出力信
   号は上記第１の７リツプフロツプの出力を上記第２のレ
   ベルにリセツ１−するカウンタ手段と、出力、負荷電流
   値信号を受信する第１の入ノＪ、ならびに上記カウンタ
   手段の出力信号を受信する第２の入力をそなえた第２の
   ７リツプフロツプであって、上記第２の入力が上記カウ
   ンタ手段の出力信号を受信したときにほぼゼロの負荷電
   流値を表示する上記第１の入力の信号が存在している場
   合に上記出力にスイッチング手段不作動信号を送出する
   第２のフリップフロップとで構成されている保護回路。 く９）特許請求の範囲第（１）項記載の保護回路に於い
   て、上記ゼロ交差検出器が、共通電位に対する動作電位
   の源と、上記動作電位に接続された第１の端子をそなえ
   た第１の抵抗素子と、各々のコレクタ電極が相互に接続
   されて第１の抵抗素子の第２の端子に接続された第１お
   よび第２のトランジスタであって、各々の第２の電極は
   共通電位に接続され、第３の電極は負荷電流値を表わす
   信号を受信する第１および第２のトランジスタと、上記
   第１の抵抗素子の第２の端子の信号を受信して、上記負
   荷電流値がほぼゼロのとき第１の状態を持ちかつ他の１
   へての負荷電流値のとき第２の状態を持つ検出手段出力
   信号を送出する固体素子とを含んでいる保護回路。 （１０）特許請求の範囲第（９）項記載の保護回路に於
   いて、上記第１のトランジスタのベース電極と上記第２
   のトランジスタのエミッタ電極は上記負荷電流値信号を
   受信し、そして上記第１のトランジスタのエミッタ電極
   と上記第２のトランジスタのベース電極は共通電位に接
   続されている保護回路。 （１１）特許請求の範囲第（９〉項記載の保護回路に於
   いて、上記固体素子が第３のトランジスタからなり、こ
   のトランジスタのベース電極は上記第１の抵抗素子の第
   ２の端子に接続され、エミッタ電極は上記共通電位に接
   続され、そしてコレクタ電極には上記検出手段出力信号
   が存在しており、上記第２の抵抗素子が上記第３のトラ
   ンジスタの］レクタ電極と上記動作電位源との間に接続
   されている保護回路。 （１２、特許請求の範囲第（１〉項記載の保護回路に於
   いて、上記ゼロ交差検出器が、第１の入力、基準電位に
   接続された第２の入力、ならびに上記第１の入力におけ
   る信号の大きさが上記第２の入力における基準電位の大
   きさに比べて大きいときには第１の状態、小さいときに
   は第２の状態となる出力信号を送出する出力をそなえた
   比較器と、負荷電流波形を受信する一方向導通素子と、
   ゼロ交差の後の負荷電流波形の所定の点で上記比較器の
   出力の状態を切替えさせるための、上記一方向導通索子
   および上記第１の入力の間に接続された回路網とを含ん
   でいる保護回路。 （１３）特許請求の範囲第（１２）項記載の保護回路に
   於いて、上記サンプリングしそして不作動にする手段が
   、第１の入力の信号ならびに第２の入力の所定極性の信
   号変化にそれぞれ応動して第１および第２の状態にセッ
   トされ得る出力をそなえたフリップフロップであって、
   上記の所定の波形点に達する時点より前に作動信号を第
   １の入力で受信して、上記スイッチング素子を不作動に
   しないような上記第１の出力状態を送出するフリップフ
   ロップと、上記ゼロ交差の後、上記負荷電流がほぼゼロ
   の大きさにとどまっている場合のみ上記第２の入力に上
   記所定極性の変化を与える手段とぐ構成されている保護
   回路。 （１４）特許請求の範囲第（１３）項記載の保護回路に
   於いて、上記所定極性の変化を与える手段が、上記回路
   網と協力して、上記比較器の第１の入力を、上記負荷電
   流波形のゼロ交差後の上記所定点において流れる負荷電
   流がほぼゼロの場合にのみ上記比較器出力を上記所定極
   性方向に変化させるようにするレベルに、オフセット・
   バイアスする手段を含んでいる保護回路。