JPS6070924A - 選択的過電流保護装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＡＣ動作用、特に超高圧系統（例えばフランス
国内グリッド系の４００ｋＶ電圧系統）を短絡から保護
するのに好適な選択的過電流保護装置に係る。

既存の保護装置の欠点は短絡電流によってのめならず大
型機械、特に大容量変圧器を始動させる過渡条件下では
強い励磁電流ザージによっても作動し得るという点にあ
る。従って、低値の短絡電流に対応する比較的低い保護
レベルが必要な場合、前記既存装置は変圧°器を始動さ
せるよう不時にトリガされ（りろ。この不時の動作は始
動回数を通常より増加させるため変圧器に付加的応力を
加えることになり、・不要な操作の回数が増加して保護
回路遮断器の早期摩耗の原因となる。

本発明の目的は、現われ易い２種類の電流間に迅速な識
別を形成する選択的保護装置を提供することであり、よ
り特定的な目的は多数の不時解放動作が生じる危険なく
低保護レベルの選択を可能にすることである。

そのために本発明は、過渡条件下の励磁電流の時間変化
が定常及び過渡動作条件下の短絡電流の性向と著しく異
なるという事実を利用している。

第１図に示すように過渡条件下の励磁電流の値を時間ｔ
の関数として表わした曲線は、実質的にはゼロに等しい
異符号の２分の１波により分離された振幅の大きい２分
の１波から形成されている。２分の１波のピークの包絡
線は下向きであり永久条件に近付くとゼロに向かう。

他方、定常（設定）条件下の短絡電流は第２図の正弦関
数で示される。この場合、絶対値の同一な振幅が時間隔
Ｔ／２（Ｔは周期、例えば５０１１ｚのＡＣ電流の場合
２ｏｍｓ）毎に反復的に現われる。

しかしながら短絡電流は過渡条件下で生じるた３− め、問題は一見したほど簡単ではない。最大の非対称性
は下式： で与えられるような時間の関数としての電流の変化であ
る。

第２項は初期設定周期中のみ有効である。第３図に示す
ようにｔが約５τを超えるや否や関数は設定条件下の障
害電流を表わす関数に等しくなる。

ところで、鎖錠時に完全に非対称性の動作条件が存在し
得ると永久動作条件下の短絡電流と励磁電流との性向の
違いに基づく識別は難しいと仮定され得る。このような
状態が生じた場合にも十分な識別が可能な本発明に従う
保護装置は、全波整流器、整流化電流としきい値とを比
較し、整流化電流がしきい値を超えた場合、しきい値の
超過からＴ／２＋ΔＴ（ＴはＡＣ電流の周期及び八Ｔは
１０分の１のオーダのＴの変化量である）に等しい時間
後、新た４− な比較を行なうための手段、及び新たな比較中に超過が
再現された場合に装置を解放するための手段を備えてい
る。

本発明は単に例示として与えられる以下の具体例に関す
る記載から更によく理解されよう。

第２図に関して装置の動作の概要を述べる。装置は電流
の強さによりしきい値又は設定値Ｓの超過を時刻ｔ。で
検出するように構成されている。時刻ｔ。は遅延１／２
（Ｔ＋八へ）の開始点を示す。なお、Ｔは公称周期、八
Ｔは一般に周期の約１０％に等しい値に選択される時間
隔である。従って、設定された動作条件下で同一の絶対
値が１０ｍ５毎に見出される場合、遅延の周期は５０　
Ｈｚグリッド系で１１ｍ５である。解放に理想的な状態
は第２図（２分の１波が対称形）のような短絡電流が存
在する場合に生じる。

この時、装置はしきい値の第１の超過の検出から１１ｍ
５後に作動する。

障害電流としきい値電流の有効値との比が十分大キイ（
＞２）と、装置は同様に迅速に作動する。

他方この比が２より小さいなら、装置の作動は数周期遅
延し、同様にシステムの時定数に依存する（１、／Ｒが
小さいと動作はより迅速になる）。実際に、応答時間の
延長が所定の値になるのは、ｒｍｓ障害電流のｒｍｓ値
がしきい値より著しく大きくならない時のみであり、従
って保護レベルが低いので欠点は減少する。障害電流の
ｒｍｓ値としきい値電流の値との比が１．５を超えると
、応答時間は５０Ｈｚ電流で１５ｍ５のオーダの値に低
下する。

第４図にブロック図で示されており＋１５Ｖ及び−＋５
Ｖの電圧を供給されるスタティック素子から構成される
装置（第５図にその構造を示す）は、モニタすべきライ
ンに配置された電流変圧器から入力電流を受取る検出整
流回路１２により形成される入力素子を備えている。検
出器Ｉ２は、モニタすべきライン中の電流がポテンショ
メータ１４（第６ａ図）により調整可能なしきい値を超
える時間隔中に出７− 力信号を供給するための差動式作動増幅器１３から構成
される。電圧しきい値は一般に非常に小さい値、典型的
には０〜ｌｖの範囲に選択される。従って、連結された
整流回路は、整流ダイオードの直流電圧により誤差が生
じないように十分精巧に作製されなければならない。

特に第６ａ図に示すように、それぞれダイオード１６を
備える２個の支路を有する回路が使用され得る。整流検
出回路１２は、ゼロ出力電圧又は供給電圧（図例の場合
＋１５ｖ）に等しい出力電圧を交互に供給する論理型且
つ相補形の検出回路を駆動する。出力に配置された反転
回路２０は、先行回路として交互に遮断及び飽和される
トランジスタを備えており、メモリ回路２２に適合する
極性の論理信号を出力から供給する。前記回路は更に、
交互に遮断及び飽和されるトランジスタ、例えば２Ｎ　
２２２ＩＡ型のＮＰＮ型トランジスタから構成されるフ
リップフロップにより形成される。次にラッチメモリ２
２は周期１／２Ｔ十ΔＴのタイマ２４を駆動する。タイ
マ２４は第６ｂ図のような構造であり得、オンオフに応
じてキャパシタ２０を短絡させるか又は第２のトランジ
スタ２２を介して前記キャパシタに定電流をチャージさ
せるトランジスタ１８を備えている。例えばキャパシタ
２０の端子で４ｖの電圧を得るためには、チャージ回路
に１２０にオームの抵抗２４が配置される。

チャージの移動振動を避けるためにキャパシタ２０の放
電回路に一般にポテンショメータ２６が配置され得る。

例えば５．１ｖのゼナー電圧を有する作動出力増幅器３
０は、キャパシタ２０の端子の電圧がポテンショメータ
３２により調整可能な基準電圧を超えるや否や、−１５
ｖ状態から＋１５Ｖ状態に変化する。

タイマ２４及び検出器２０は、回路１８及び２０に使用
される回路と同様の２個の回路から構成されるＡＮＤ回
路３４を駆動する。ＡＮＤ回路の出力トランジスタ３６
は交互に遮断及び飽和される。ＡＮＤ回路３６の出力は
導体３８を介してメモリ２２のリセット入力に復帰＝６
− させられる。

回路２０，２２．２４及び３４により形成される装置の
部分が識別を確保する部分であると見なされ得る。

解放を行なうための電磁出力リレー４０は、回路２４と
同一であり且つ遅延Ｔ／２を有するタイミング入力回路
４２と、回路３４と同様の構造のＡＮＤ回路により形成
された試験回路４４とを備える第２の支路により制御さ
れる。ＡＮＤ回路４４は遅延以前に回路１８から導体４
６を介して直流信号、及び導体５０を介してタイマ２４
の出力信号を受取る。遅延回路４２の目的は、導体５４
を介してメモリ２０と同一のメモリ５２のリセッティン
グを制御することである。更に、メモリの出力はスイッ
チングトランジスタ５６を介してリレー４０を駆動する
。

永久条件下、即ち最適条件下の短絡中の装置の動作を第
８図に示す。起点の両側の線が保護「設定」点を決定す
る。

電流が初めてしきい値Ｓを超える時刻ｔ。において検出
器１８及び２０の出力は逆転する（線１及び２）。

点２における論理レベルの変化は時刻ｔ。でメモリ２２
に書込まれる（線３）。メモリ３の出力における論理レ
ベルの変化は、所定且つ一定の値の電流でタイマ２４の
キャパシタ２０をチャージせしめる。タイマ２４のスイ
ッチングしきい値は遅延（１／２）Ｔ＋八へ＝　１１１
ｎＳに対応し得るように選択される。従って、タイマ２
４の出力の論理レベルは時刻ｔ。＋ｌ１ｍ５において変
化する。この間、電流値がしきい値よりも小さい遅延の
間、初期条件に逆転された回路１８及び２０の出力は再
び反転され、従ってＡＮＤゲート３４の２個の入力が同
時に励起されることはない。従って、ＡＮＤゲートはラ
イン３８に「クリア」出力を送出しない。

同時に、遅延Ｔ／２＝　１０ｍ５を形成するタイマ４２
は時刻ｔ。に始動する。しかしながら回路４２のキャパ
シタ２０は電流がしきい値より小さい（線７）時周期に
限定される間チャージされる。従って、回路４２はメモ
リ５２に「クリア」信号を供給し得す、後続の２分の１
波についても同様である。時刻ｔ。ｌ／２Ｔ＋ΔＴで電
流がしきい値を超える期間に相当する第１の後続２分の
１波において、ＡＮＤゲート４４の２個の入力は点１及
び５から信号を受取る（線９）。こうしてゲートはリレ
ー４０を励起する。解放が生じ、この解放は障害が消滅
し、Ｔ／２に等しい付加周期が経過するまで持続される
。

他方、第７図の最上部の線で示される形状の過渡条件下
の励磁電流の場合、ＡＮＤゲート３４から出力パルスが
現われるとメモリ２２は第３図に示すように時刻ｔ。＋
１７２Ｔ十八Ｔでクリアされる（線６）。ＡＮＤゲート
４４は２個の入力が同時に励起されることがないため出
力を形成せず（線９）、従ってメモリ５２に書込みは行
なわれない。実際に、検出器の出力に検出信号が現われ
る（線１）のは励磁電流の各２分の１波においてのみで
あり、タイマ２４の出力信号（線５）はこの２分の１波
の終了後まで現われない。

１１− 更に、非対称性条件下の短絡の場合、非対称性が著しい
場合にも、又強励磁電流素子であってもリセットされる
ことなく同様にメモリ５２への書込みが行なわれる。

【図面の簡単な説明】

第１図、第２図及び第３図はそれぞれ過渡条件下の励磁
電流、永久条件下の短絡電流及び鎖錠中の非対称条件下
の短絡電流の変化の性向を示す線図、第４図は本発明に
従う装置のブロック図、第５図は第４図のブロックの可
能な構造を示す線図、第６Ａ図及び第６Ｂ図は第５図の
検出器及びタイマの線図、第７図、第８図及び第９図は
それぞれ過渡条件下の励磁電流、永久条件下の短絡電流
及び非対称動作条件下の短絡電流を検出する場合に第４
図、第５図及び第６図の数字ｌ乃至ｌＯで示される点に
現われる電圧の時間を関数とした変化を示すタイムチャ
ートの図である。 １２・・・・・・検出整流回路、１３．３０・・・・・
・増幅器、１２− １４．２６．３２・・・・・・ボテンシ式メータ、１６
・・・・・・ダイオード、１８・・・・・・検出回路、
２０・・・・・・反転回路、２２．５２・・・・・・メ
モリ、２４．４２・・・・・・タイマ、３４．４４・・
・・・・ＡｌＩＤ回路、４０・・・・・・リレー。 出傭人　工しクト９シテＦリフラ−／１２（ヒｔｔＢイ
ヌブタ才ブＩＬ、）代理人弁曹士川　口　義　雄 １−理人冑一士今　村　元 −１，ｌ１ｎ− ０コ 枳 ’ＩＩＶＬ 寸 手続補正書 昭和５９年９月１０日 １、事件の表示　昭和５９年特許願第１５５１３０号２
、発明の名称　選択的過電流保護装置３、補正をする者 事件との関係　特許出願人 名　称　エレクトリシテ・ドウ・フランス（セルヴイス
・ナシオナル） 鬼 ４、代　理　人　東京都新宿区新宿１丁目１番１４号　
山田ピル（郵便番号１６０）電話＜０３）　３５４−８
６２３５、補正命令の日付　自　発 ６、補正により増加する発明の数 ２、特許請求の範囲 （１）２個の２分の１波を整流するための手段と、整流
された電流の瞬時値としきい値Ｓとを比較し、超過があ
る場合、超過後１／２Ｔ＋ΔＴ（ＴはＡＣ電流の公称周
期及びΔＴは１０分の１のオーダのＴの変化型である）
に等しい時間後に新たな比較を行なうための手段と、比
較中に超過が検出された場合に装置の解放手段を始動さ
せる手段とを備えるＡＣ動作用選択的過電流保護装置。 （２）新たな比較を行なうための手段は、超過の発生を
蓄積するためのメモリ手段、メモリの出力に連結された
１７２Ｔ＋ΔＴに等しい周期のタイマ、及びメモリのリ
セット入力に連結された出力と超過の場合に信号を受取
る入力とタイマから出力信号を受取る入力とを有するＡ
ＮＤゲートを備えて成る特許請求の範囲第１項に記載の
装置。 （３）解放手段は、各超過を表わす信号を受取るように
連結され且つ実質的にＴ／２に等しい遅延を形成する第
２のタイマを備えており、前記タイマの出力は（１／２
）Ｔ＋ΔＴに等しい時間の経過後に新たな比較を行なう
ための手段の試験回路から出力信号を受取る書込み入力
を有する第２のメモリのクリア入力に連結されている特
許請求の範囲第２項に記載の装置。 （４）試験回路は第２のＡＮＤゲートから構成されてお
り、前記ＡＮＤゲートは同様に第２のタイマの人力に加
えられる信号を受取るように連結された人力と、周期（
１／２）Ｔ＋八への第１のタイマの出力信号を受取るよ
うに連結された第２の人力とを備えている特許請求の範
囲第３項に記載の装置。 （５）　ソリッドステートスタティック素子から構成さ
れている特許請求の範囲第１項に記載の装置。 （６）素子は交互に遮断状態と飽和状態とで動作するト
ランジスタである特許請求の範囲第５項に記載の装置。 ２−

Claims (6)

【特許請求の範囲】
1. （１）２個の２分の１波を整流するための手段と、整流
   された電流の瞬時値としきい値Ｓとの比較し、超過があ
   る場合、超過後１／２Ｔ＋ΔＴ（ＴはＡＣ電流の公称周
   期及び八Ｔは１０分の１のオーダのＴの変化量である）
   に等しい時間後に新たな比較を行なうための手段と、比
   較中に超過が検出された場合に装置の解放手段を始動さ
   せる手段とを備えるＡＣ動作用選択的過電流保護装置。
2. （２）新たな比較を行なうための手段は、超過の発生を
   蓄積するためのメモリ手段、メモリの出力に連結された
   １／２Ｔ＋ΔＴに等しい周期のタイマ、及びメモリのリ
   セット入力に連結された出力と超過の場合に信号を受取
   る入力とタイマから出力信号を受取る入力とを有するＡ
   ＮＤゲートを備えて成る特許請求の範囲第１項に記載の
   装置。
3. （３）解放手段は、各超過を表わす信号を受取るように
   連結され且つ実質的にＴ／２に等しい遅延を形成する第
   ２のタイマを備えており、前記タイマの出力は（１／２
   ）Ｔ＋ΔＴに等しい時間の経過後に新たな比較を行なう
   ための手段の試験回路から出力信号を受取る書込み入力
   を有する第２のメモリのクリア入力に連結されている特
   許請求の範囲第２項に記載の装置。
4. （４）試験回路は第２のＡＮＤゲートから構成されてお
   り、前記ＡＮＤゲートは同様に第２のタイマの入力に加
   えられる信号を受取るように連結された入力と、周期（
   １／２）Ｔ＋八への第１のタイマの出力信号を受取るよ
   うに連結された第２の入力とを備えている特許請求の範
   囲第３項に記載の装置。
5. （５）　ソリッドステートスタティック素子から構成さ
   れている特許請求の範囲第１項に記載の装置。
6. （６）素子は交互に遮断状態と飽和状態とで動作するト
   ランジスタである特許請求の範囲第５項に記載の装置。