JPS598068B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、低電力、高速度で動作する静電誘導トランジ
スタ及びそれを用いた半導体集積回路に関する。

高入力インピーダンスであつて、駆動電力をほとんど必
要とせず、消費電力が少＜、しかも高密度化が容易で、
変換コンダクタンスが大きく、ファン・アウト数が多く
とれ、高速度で動作する静電誘導トランジスタは、集積
回路にきわめて適している。

倒立型静電誘導トランジスタを含むＩＩＬ相当の回路形
式に構成された静電誘導トランジスタ集積回路（８１Ｔ
Ｌと称す。）は、本願発明者により、たとえば特願昭５
０−１４６５８８号及び特願昭５１−９２４６７号にお
いて提案され、基本回路部の等価回路は第１図ａのよう
に示され、その構造の一例は第１図ｂの如くなる。第１
図は一入力、二出力の場合である。Ｐ＊領域１、２がイ
ンジェクタとして動作するラテラル・バイポーラトラン
ジスタのエミッタ、コレクタである。

Ｐ＊領域２は同時に倒立型静電誘導トランジスタのゲー
トでもある。３は静電誘導トランジスタのソースで、ｎ
”基板もしくはｎ ”埋め込み領域である。

ｎ＊領域５、５’が静電誘導トランジスタのドレインで
ある。第１図ｂのようなマスク４枚、拡散２回の標準プ
ロセスで、低電流領域ではＯ、００２ＰＪの電力遅延積
及び消費電力１００ＰＷで最小遅延時間４ｎｓｅｃが得
られている。こうした標準プロセスによる構成でドライ
バ用バイポーラトランジスタ（以下ＢＰＴと称す）のコ
レクタを多くしたＩＩＬはほとんど論理動作をまともに
は行わず、より複雑な構造、プロセスにより実現されて
いる。標準プロセスによる静電誘導トランジスタの集積
回路の最小遅延時間は、変形ＩＩＬの代表でもあるＶＩ
Ｌ（ＶｅｒｔｉｃａｌＩｎｊｅｃｔｉｏｎＬｏｇｉｃ）
やＳＳＬ（Ｓｅｌｆ一ＡｌｉｇｎｅｄＳｕｐｅｒＩｎｊ
ｅｃｔｉｏｎＬｏｇｉｃ）を越える値を与えており、電
力遅延積ではＶＩＬでＯ、０７ＰＪ、ＳＳＬでＯ、０６
ＰＪであることから、１／３０以下になつている。ラテ
ラル・バイポーラトランジスタの電流輸送率が比較的大
きくできること、ゲート抵抗を増加させずにゲート容量
を小さくできること、ソースよりドレインの面積の大き
い倒立型構造においても、静電誘導トランジスタはキャ
リア流を集束する効果を備えていて変換コンダクタンス
が大きいことなどが、こうした良好な性能の原因である
。従来の静電誘導トランジスタ集積回路の速度限界を与
えていたのは、インバータ動作する静電誘導トランジス
タのゲートからチヤンネルに注入された過剰少数キヤリ
アの蓄積効果と靜電誘導トランジスタのゲートから見込
んだ全静電容量である。静電誘導トランジスタは本来電
圧制衝型デバイスである。

しかし、ＳＩＴＬにおいては、駆動用ＳＩＴを導通させ
る際に、ゲートを順方向に振わ込むため、必然的にゲー
トから少数キヤリアがチヤンネルに注入される。導通状
態のＳＩＴの抵抗を減少させ、ドレイン電流を大きくし
て動作速度を速くする効果を、注入されたキヤリアは持
つている。しかし、あまｖ多量に注入されれば、過剰少
数キヤリアの蓄積効果が顕著になつて速度は低下する。
また、順方向ゲートバイアス動作する第１図の例では、
ゲートからの容量を小さくすることがとくに重要である
。ゲートの静電容量を減少させて、しかも変換コンダク
タンスをそれほど小さくしないですむ構造として、分割
ゲート型構造が本願発明者により示されている（たとえ
ば特願昭５２−８１７９６号。

第２図は分割ゲート構造の例である。第２図ａは平面図
でエピ基板上の拡散領域を示している。

第２図Ｂ，ｃは第２図ａの図中Ａ−Ａ′線に沿つた断面
構造であり、第２図ｂは基板もしくは埋め込み領域１を
ソース領域にした倒立型ＳＩＴであわ、第２図ｃは基板
もしくは埋め込み領域１をドレインにした正立型ＳＩＴ
である。第２図はｎチヤンネルＳＩＴの例である。第２
図ｂの図中、ｎ＋領域１がソース、ｎ一領域２がチャン
ネル、ｎ＋領域３がドレイン、Ｐ＋領域４が駆動ゲート
、Ｐ＋領域５が固定電位ゲート、３′がドレイン電極、
４′が駆動用ゲート電極、５′が固定電位用ゲート電極
、６がＳｌＯ２，Ｓｉ３Ｎ４，ＡＩｌ２Ｏ３等もしくは
これらを組み合せた絶縁層である。第２図ｃでは、ｎ＋
領域１がドレイン、ｎ＋領域３がソース、３′がソース
電極になつている以外は第２図ｂと同じである。第２図
の静電誘導トランジスタの特徴はチャンネルを囲むゲー
ト領域が二つに分割されて卦わ、一方が信号を入力する
駆動ゲートであう、他方が浮遊ゲートもしくは一定電位
を与えるべくなされたゲートに乙つていることである。

第２図の構造では、入力信号に従つてドレイン電流を制
御する駆動用ゲートの容量は、チヤンネルを囲むゲート
全体の容量の少くとも半分以下であジ、駆動用ゲートと
ソース間の容量Ｃｇｓ及びドレイン間の容量Ｃ９ｄが小
さくなることは、そのまま靜電誘導トランジスタの周波
数特性を改善し、ゲートを所定の電位にまで変化させる
に要する時間を短縮し、高速度動作を行なわせる。また
固定電位ゲートは、浮遊ゲートにしてもよいし、また必
要に応じて所要の電位を与えればよい。こうした、固定
電位ゲートを有する静電誘導トランジスタは、このゲー
トに与える電位により、駆動用ゲートに入る信号及びド
レイン電圧が同じでも、ドレイン電流の値を広範囲に変
化させることができる。たとえば、固定電位ゲートに逆
ゲートバイアスを与えればドレイン電流は小さくなるし
、順方向ゲートバイアスを与えて卦けばドレイン電流は
大きくなる。もちろん、浮遊ゲートとしてゲート、チヤ
ンネル間の拡散電圧で決まる空乏層をチヤンネルに延ば
した状態で使うこともできる。第２図に比べて、さらに
Ｃｇｓ，Ｃ９ｄを小さく、９ｍを大きくした構造例が第
３図である。

第３図は、各領域が殆んど円筒上もしくは円環状に構成
されて卦り、円環状に構成された固定電位ゲート１５、
中央に位置する円筒状の駆動用ゲート１４、その間に狭
まれた円環状のドレイン１３（第３図ｂ）もしくはソー
ス１３（第３図Ｃ）等により構成されている。

チヤンネルに比べて駆動用ゲートはきわめて小さくでき
るため、Ｃｇｓ，Ｃ９ｄはきわめて小さい。同時に駆動
用ゲート電圧により制御されるチヤンネルの面積は広く
９ｍは大きい。Ｃ９ｓ，Ｃ９ｄが小さく９ｍが大きいこ
とから、その周波数特性はきわめて良好で、動作速度は
速く、フアン・アウト数も多く取れる。第３図Ｂ，ｃは
、第３図ａの図中Ａ−Ａ′線に沿う断面構造で、第３図
ｂは倒立型静電誘導トランジスタ、第３図ｃは正立型静
電誘導トランジスタである。第３図ｂの図中、１１はソ
ース、１２はチヤンネル、１３はドレイン、１４は駆動
用ゲート、１５は固定電位ゲート、１３′はドレイン電
極、１４′は駆動用ゲート電極、１６は絶縁層である。
第３図ｃの図中１３はソース、１１はドレイン、１３′
はドレイン電極であり、それ以外は第３図Ｂｂと同じで
ある。各領域の不純物密度は、それぞれ１１が１０１７
乃至１０２１０！ＩＬ−３程度、１２が１０１２乃至１
０１６ＣｆｆＬ−３程度、１３が１０１７乃至１０２１
確−３程度、１４が１０１７乃至１０２１礪′３程度、
１５が１０１７乃至１０２１ＣＴ１Ｌ−３程度である。
ソース、ドレイン間隔、チヤンネル寸法、その不純物密
度は、用途によりそれぞれ決まる。たとえば、固定電位
ゲート１５を浮遊ゲートにして、零ゲートバ１アス時、
遮断状態すなわちノーマリ・オフ型にする場合には、ゲ
ートとチヤンネル間の拡散電位だけでチヤンネルを空乏
層が横断し閉じるように、チヤンネル幅及び不純物密度
を選定する。集積回路に用いて、低いドレイン電圧、た
とえば０．２乃至０．６Ｖ程度で動作してきわめて速い
。たとえば、サブナノ秒動作を行なわせるときには５Ｐ
ｍ以下にするとかすればよい。固定電位ゲートを逆バイ
アスして使う場合などには、ノーマリ・オフ型動作にす
るにしても、拡散電位だけでチヤンネルが閉じる必要は
ない。第４図ａ乃至ｄは分割ゲート型、とくに周囲に固
定電位ゲートを設けた静電誘導トランジスタの構造例で
あわ、平面図である。

第４図はドレインが４個設けられた例をいずれも示して
いる。図中、２２は高抵抗領域、２３はドレイン、２４
は駆動用ゲート、２５は固定電位ゲートである。第５図
は第４図ｄの図中Ａ−Ａ′線に沿う断面図である。

ｎチヤンネルの例で示されている。２１は埋め込み領域
もしくは基板から成るソースである。

各領域の不純物密度は、それぞれ２１が１０１７乃至１
０２０ｃｍ−３程度、２２が１０１２乃至１０２０ｃ！
ｎ−３程度、２２が１０１２乃至１０１５６−３程度、
２３が１０１７乃至１０２１ＣＩｎ−３程度、２４，２
５が１０１６乃至１０２１？−３程度である。固定電位
ゲートは浮遊電極とするかもしくは、所定の電位を与え
て動作させる。固定電位ゲートをソースと同電位にする
場合の構造例を第６図に示す。Ｐ＋領域２５に隣接して
、その一部にｎ＋領域２６を設け、２５と２６を金属等
による電極２５′等で接続した構造になつている。第６
図で、２７はＳｌＯ２，Ｓｉ３Ｎ４，Ａ２２Ｏ３やこれ
らの複合層から成る絶縁層になつている。２３−４′，
２４′，２３−１′，２５′は各領域にオーミツク接触
する電極金属でＡｌやＭＯ等で形成される。

もちろん低抵抗ポリシリコンを使つてもよい。領域２６
はｎ一領域２２を介してソース２１に直結されるから、
第６図の構成の固定電位ゲート２５は、ソースと同電位
に保たれる。分割ゲート静電誘導トランジスタは、通常
ノーマリ、オフ型、すなわち駆動ゲートに所定の順方向
電圧を印加して始めてチヤンネルが開いて導通状態にな
るようなモードで使うから、チヤンネルの寸法及び不純
物密度は、駆動ゲートをソースと同電位にしたときに、
チヤンネルがピンチオフして十分遮断状態になるように
選定する。

第５図、第６図では、ゲート領域２４，２５がソース領
域にまで到達している例を示したが、必ずしもゲート領
域はソース領域に到達している必要はない。

ゲート領域がソースに到達していると、ゲート底面とソ
ース領域との拡散電位が、ゲート領域とチヤンネル領域
との間の拡散電位よ？大きいため、駆動ゲートを順方向
に振り込んだ時に、ゲート底面からの不要な少数キヤリ
ア注入が小さく抑えられるという長所を有している。第
４図の構造で、駆動ゲート２４と固定電位ゲート２５が
直接対向する部分は、Ｐ＋ｎ−Ｐ＋トランジスタ構造と
なり、バンチスル一電流が流れることがあジ、駆動ゲー
トのインピーダンス低下の原因となつて速度を低下させ
ることがある。こうしたパンチスルー電流が流れる可能
性のあるｎ一領域は、イオン注入、拡散などでｎ一領域
の不純物密度をパンチスルー電流が流れない程度に高く
して訃けばよい。出力端子であるドレインの数をさらに
多くした例を第７図に示す。

第７図はドレインの数を１０個にした例である。第７図
ａの、２３−２乃至２３−４，２３−７乃至２３−９の
６個のドレインに相当するチヤンネルは、チヤンネル周
囲のほぼ３／４が駆動ゲートに囲まれることになつて、
第４図の例のものほど分割ゲートによる特徴が顕著でな
い。また、固定電位ゲートは、通常ソースと同電位にす
るが、逆ゲートバイアスにしたシすることが多いから、
前記６個のチヤンネルと、２３−１，２３−５，２３−
６，２３−１０では電流レベルが同一になるようにチヤ
ンネルの寸法を変えなければならない。通常後者のチヤ
ンネルの大きさを前者に比べて大きくすることになる。
こうした欠点をなくして多チヤンネル構造の例が第７図
ｂである。駆動ゲート２４は一本の領域で形成され、第
７図ａに比べると面積が減少し、当然静電容量も減少す
る。各チヤンネルはすべて３方向を固定電位ゲートによ
り囲まれ、一方向のみが駆動ゲートに面２しているから
、各チヤンネルの面積は、同一電流レベルを得るのであ
れば、殆んど同一でよい。もちろん、各チャンネルごと
の出力端子の電流が異なるときは、それに応じてチヤン
ネル面積を変えればよい。本発明の目的は、周囲に固定
電位ゲートを内部に駆動ゲートを設けた静電誘導トラン
ジスタを用いた集積回路を提供することにある。

周囲に固定電位ゲートを、内部に駆動ゲートを設け、出
力端子であるドレインを複数個設けた第４図の静電誘導
トランジスタ（以下ＳＩＴと称す。

）を、１２Ｌ型の静電誘導トランジスタ集積回路に構成
した例を第４図ｄの場合について、その一ユニツトを第
８図に示す。第８図は１入力４出力の場合のＩ２Ｌ型Ｓ
ＩＴＬの１ユニツトを示している。

第８図のＡ−Ａ′線、Ｂ−Ｂ′線、Ｃ−Ｃ′線に沿う断
面構造例をそれぞれ、第９図、第１０図、第１１図のＡ
，ｂに示す。ＥＥは電源電圧、Ｉｎは入力電圧、ＶＯｕ
ｌは出力電圧である。第８図乃至第１１図で、インジエ
クタはＰｎＰバイポーラトランジスタ（以後ＢＰＴと呼
ぶ）、ドライバはｎチヤンネル分割ゲートＳＩＴである
。第９〜１１図から明らかなようにインジエクタＢＰＴ
は駆動ゲートの表面に設けられている。すなわちＰ＋（
２９）−ｎ（２８）−Ｐ＋（２４）がインジエクタＢＰ
Ｔのエミツタ、べ．ース、コレクタになつている。基板
もしくは埋込み領域である２１がＳＩＴのソースである
ことは、第４図の場合と同様である。領域３１はＳｉＯ
２第の絶縁物領域である。ｎ′領域３１は駆動ゲートと
固定電位ゲートの間にパンチスルー電流が流れな．いよ
うにするために、不純物密度をｎ一領域２２よう高くし
た領域である。もちろんパンチスルー電流さえ流れなけ
ればよいのであるから必ずしも必要ではない。第９〜１
１図ｑの構造のものは選択エピ成長、選択拡散、イオン
注入等で、第９〜，１１図ｂのものは選択拡散、イオン
注入等で容易に構成できる。第８〜１１図の構造例に示
されるように、インジエクタＢＰＴを駆動ゲートの上に
設けたＳＩＴＬは、インジエクタのための面積をまつた
く必要とせずに集積度がきわめて高くでき、しかもイン
ジエクタＢＰＴの電流輸送率が殆んど１に近くて電流Ｖ
ＥＥから供給される電流が殆んどすべて有効に使えて、
高速化低エネルギ化に有効である。また、周囲を囲む固
定電位ゲートはチヤンネルの電位を制御すると同時に、
各ＳＩＴＬユニツトの分離領域にもなるので、多数のユ
ニツトを直接隣接して設けることができ、集積度の向上
を一層顕著にする。Ｉ２Ｌ型ＳＩＴＬはワイアードロジ
ックでＮＯＲ，ＯＲゲート等を構成でき、結局すべての
機能をワイアードロジックで構成できることから、第８
〜１１図のようなＳＩＴＬのユニツトをそれぞれ必要な
出力端子のものを設けて、表面の電極配線だけで所望の
機能を実現することができ、きわめて集積度の高い集積
回路となる。分割ゲートＳＩＴの各領域の諸寸法、不純
物密度は前述した通りである。インジエクタＢＰＴを構
成する領域２８，２９の不純物密度はそれぞれ、１０１
６〜１１１８ご３程度、１０１７〜１０２１ｃ−３程度
である。ドライバであるＳＩＴを導通状態にするときは
、駆動ゲートが順方向にバイアスされる。

第８〜１１図の例では、例えば＋０．４〜０．７程度で
ある。とくに、順方向バイアスが深くなつて、チヤンネ
ルに注入される少数キヤリア（第８〜１１図の場合には
ホール）が多くなつて蓄積効果が顕著になると、速度低
下の原因になる。しかし、本発明のＳＩＴＬでは、固定
電位ゲートをソースと同電位に保つたり（５２，１２，
２０出願明細書参照）、あるいは適当に逆バイアスした
勺した場合には、固定電位ゲートが、同時にチヤンネル
に注入された少数キヤリアの吸出し電極にもなつて、蓄
積効果を殆んど引き起さず、高速動作を一層顕著にする
。第８〜１１図では、インジエクタをＢＰＴで構成した
例を示したが、第１２図にインジエクタを電界効果トラ
ンジスタ（ＦＥＴ）で構成した例を示す。第１２図は、
第８図Ａ−Ａ７線に沿う断面図に相当している。Ｐ＋領
域３２がそれぞれ、インジエクタであるＦＥＴのソース
、チヤンネルである。インジエクタをＦＥＴを第１２．
図のようにＪ−ＦＥＴで構成した場合には、同一のイン
ジエクタ面積でより大きな電流を流すことができ、高速
化が一層顕著になる。第１２図では、ＳＩＴのドレイン
２３とインジエクタＦＥＴのソツース３３、チヤンネル
３２は分離されて示されているがもちろん直接接触して
いてもかまわない。

インジエクタＦＥＴのゲートは、ドレイン２３やチヤン
ネル２２がその役を果している。ワイアードロジックで
すべての機能が組めることは、前述した通りである。ま
た、固定電位ゲートが、チヤンネル制御、分離領域、少
数キヤリアの吸出電極となることも前述した通幻である
。第８〜１２図では、第４図ｄの４出力の分割ゲートＳ
ＩＴの場合について示した。もちろん、その構造は第４
図の他の構造でもよいし、第７図のように出力端子もつ
と多数でもよいし、第３図のように１つでもよい。第３
図のようにチヤンネル円環状で駆動ゲートが円状のもの
は駆動ゲートの容量がとくに小さくかつ、変換コンダク
タンス９ｍが大きくて、次段の駆動能力が大きくしかも
高速である。また、第９図では、インジエクタＢＰＴの
面積が駆動ゲートと同じ大きさの例を示したが、小さく
てもよいことはもちろんである。これまで、ＳＩＴにつ
いて述べてきたが、まったく同様のことが接合型ＦＥＴ
にも適用できる。

チヤンネル幅を十分狭くすれば、ノーマリオフ動作を行
うようになり、本発明の構成がそのまま適用できる。本
発明のＳＩＴＬは、もちろん第８図乃至第１２図に示さ
れるものに限られるわけではない。

導電型をまつたく反転したものでもよいことはもちろん
である。チヤンネルは、円形、矩形に限らず、楕円第如
何なる形でもよく、複数個のチヤンネルを囲む固定電位
ゲートと内部にあつて、信号により電位が変化する駆動
ゲートにより複数個のチヤンネルが同時に制御され、複
数個の出力すなわちフアンアウトが得られる構成のもの
であればよく駆動ゲート上にインジエクタであるトラン
ジスタが設けられていればよい。固定電位ゲート、駆動
ゲートいずれもがすべてソース領域と直接、接触する例
を示したが、はなれていてもよいことはもちろんである
。チヤンネルもここでは均一な不純物密度のものが示さ
れているが、不純物密度の異なる多層構造でもかまわな
い。表面にあるｎ＋領域とＰ＋領域は分離されているが
、直接接触していてもよい。また、ゲートがすべて平担
な構造のものについて示したが、切り込み領域の側面に
沿つてゲートを設ける構造でもよいことはもちろんであ
る。切り込み領域の側面に設けられるゲートは接合型、
シヨツトキ一型、ＭＯＳ，ＭＩＳ型のいずれでもよい。
本発明の構造は、従来公知の結晶成長技術、微細加工技
術、選択拡散技術、選択エツチング（ドライ、ケミカル
）、イオン折込み技術等により製造できる。

複数個のチヤンネルを囲む固定電位ゲートと内部に駆動
ゲートを設け駆動ゲートの上にインジエクタを設けた。

本発明のＳＩＴ集積回路は、駆動用ゲートの容量が小さ
くインジエクタトランジスタの電流輸送率が大きくしか
も固定電位ゲートが少数キャリアの吸出電極として働い
て、少数キヤリアの蓄積効果が殆んど存在せず、きわめ
て高速度の動作が行え、しかもフアンアウトを多数取る
ことができ集積度もきわめて高く、その工業的価値は高
い。

【図面の簡単な説明】

第１図Ａ，ｂ、第２図ａ乃至ｃ、第３図ａ乃至ｃ、第４
図ａ乃至ｄ、第５図、第６図、第７図Ａ，ｂは、従来の
構造の一例、第８図ａは、本発明の一例で、Ｉ２Ｌ型静
電誘導トランジスタ集積回路の平面図、第８図ｂは、Ｉ
２Ｌ型静電誘導トランジスタ集積回路の等価回路、第９
図Ａ，ｂは第８図ａのＡ−Ａ′線に沿う断面構造例、第
１０図Ａ，ｂは第８図ａ（７）Ｂ−Ｂ′線に沿う断面構
造例、第１１図Ａ，ｂは第８図ａ＜７）Ｃ−Ｃ′線に沿
う断面構造例、第１２図は、インジエクタを電界効果ト
ランジスタで構成した本発明の静電誘導トランジスタ集
積回路の断面構造例である。

Claims (1)

1. 【特許請求の範囲】 １ 同導電型高不純物密度領域より成るソース及びドレ
   イン、前記高不純物密度領域と同導電型高抵抗領域より
   成るチャンネルを囲むようになされた固定電位ゲートと
   前記固定電位ゲートの内部にあつて前記チャンネルを制
   御する駆動ゲートを備えた分割ゲート静電誘導トランジ
   スタの駆動ゲート上の少なくとも一部にインジェクタト
   ランジスタを設けたユニットを少なくとも一つ含むこと
   を特徴とする半導体集積回路。 ２ 前記インジェクタトランジスタをバイポーラトラン
   ジスタとなし、前記駆動ゲートを前記バイポーラトラン
   ジスタのコレクタとなしたユニットを少なくとも一つ含
   むことを特徴とする前記特許請求の範囲第１項記載の半
   導体集積回路。 ３ 前記インジェクタトランジスタを電界効果トランジ
   スタとなし、前記駆動ゲートを前記電界効果トランジス
   タのドレインとなしたユニットを少なくとも一部に含む
   ことを特徴とする前記特許請求の範囲第１項記載の半導
   体集積回路。