JPS5980975A - Semiconductor mos capacitance - Google Patents
Semiconductor mos capacitanceInfo
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- JPS5980975A JPS5980975A JP57192776A JP19277682A JPS5980975A JP S5980975 A JPS5980975 A JP S5980975A JP 57192776 A JP57192776 A JP 57192776A JP 19277682 A JP19277682 A JP 19277682A JP S5980975 A JPS5980975 A JP S5980975A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
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- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
この発明はリードボンディング強度を向上させることが
できる半導体ＭＯＳキャパシタンスに関−ｔ−るもので
ある。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor MOS capacitance that can improve lead bonding strength.
一般に、第１図に示すように、半導体ＭＯＳキャパシタ
ンス（１）は例えば高周波高出力トランジスタのように
、同一外装内にトランジスタチップ（２）とＰＩＤＳ構
造のコンデンサチップを組み込み、内部整合をとるため
に用いられる。一方、前言己トランジスタにおいてはよ
り高出力化、高効？仁イヒを図るため、内部整合を設け
るのはもちろんのこと、トランジスタチップ（２）のペ
ース、エミッタそれぞれのリードボンデイングツリドは
複数イ同有しているので、浮遊インピーダンスを減じる
たんうに、そのパッド部から外装のリード端子までの１
ノ）”線間は最短にし、更に各リート１長は同一長にす
る必要がある。このため、半導体ｒ＝ａｓキャノシシタ
ンス内に、エミッタリードボンデインク中斤１？端子を
設けている。このエミッタリードボンデインク゛中継端
子のメタライズはシリコン半導体基イ本とオーミックコ
ンタクトをとり共通接地端子に接井先している構造をと
っている。なお、第１図において、（３）はベースリー
ド、（４）はコレクタリード°、（５）はエミッタリー
ド（共通接地端子）、（６）はＡｕ線である。Generally, as shown in Fig. 1, a semiconductor MOS capacitor (1), such as a high-frequency, high-output transistor, incorporates a transistor chip (2) and a capacitor chip with a PIDS structure in the same package to achieve internal matching. used. On the other hand, is it possible to achieve higher output and higher efficiency in transistors? In order to achieve good performance, we not only provide internal matching, but also have multiple lead bonding pads for each emitter and pad of the transistor chip (2), so we need to connect the pads to reduce stray impedance. 1 from the part to the lead terminal on the exterior
(g)" It is necessary to make the distance between the lines as short as possible and to make each REIT 1 length the same length. For this reason, an emitter lead bonding terminal 1 is provided in the semiconductor r=as capacitance. The metallization of this emitter lead bonding relay terminal has a structure in which it makes ohmic contact with the silicon semiconductor base and is grounded to the common ground terminal. In Fig. 1, (3) is the base lead, ( 4) is a collector lead, (5) is an emitter lead (common ground terminal), and (6) is an Au wire.
そして、従来の半導体Δ′ＩＤＳキャノくシタンスはそ
の断面を第２図に示すように、シリコン半導ｒ本基体（
７）に酸化膜（８）を形成し、所望のノくターンｆｂ成
後に電極（９）および（１０）を設けて、ＭＯＳキャパ
シタンス部（１１）およびエミッタリードボンデインク
中継端子部（１２＞を形成する。このとき、そのエミッ
タリードボンデインク中継端子部（１２）はシリコン半
導体基体（７）上にオーミックコンタクトをとるために
、全面に白金シリサイド層を形成し、バリヤメタル層を
介して金層を形成するようにしている。なお、第２図に
おいて、（１３）は外装のエミッタリード−＼接続する
裏面電極である。The conventional semiconductor Δ'IDS capacitance has a silicon semiconductor base (
An oxide film (8) is formed on 7), and after the desired notch fb is formed, electrodes (9) and (10) are provided, and the MOS capacitance part (11) and emitter lead bonding ink relay terminal part (12>) are formed. At this time, in order to make ohmic contact with the emitter lead bond ink relay terminal portion (12) on the silicon semiconductor substrate (7), a platinum silicide layer is formed on the entire surface, and a gold layer is applied via a barrier metal layer. In FIG. 2, (13) is a back electrode connected to the emitter lead on the exterior.
しかしながら、従来の半導体ＭＤＳキャパシタンスでは
組立工程のリードポンディング時にシリコンと電極層界
面から剥離する不具合が生じる。これは白金シリサイド
層の面積が広く、結晶構造が襞間しやすい状態になって
おり、超嵜波を併用した自動リードボンディング方法な
どは更に不具合になるなどの欠点があった。However, in the conventional semiconductor MDS capacitance, a problem arises in that the capacitor peels off from the interface between the silicon and the electrode layer during lead bonding in the assembly process. This has the disadvantage that the area of the platinum silicide layer is large, and the crystal structure is in a state where it is easy to form folds, and automatic lead bonding methods that use a combination of ultrasonic waves cause further problems.
したがって、この発明の目的はシリコン半導体基体との
接着強度を高め、リードポンディング時の電極の剥離を
防止するようにした半導体ＭＯＳキャパシタンスを提供
するものである。Accordingly, an object of the present invention is to provide a semiconductor MOS capacitor which has increased adhesive strength with a silicon semiconductor substrate and which prevents electrode peeling during lead bonding.
このような目的を達成するため、この発明はシリコン半
導体基体表面に所望のパターンで形成した酸化膜と、こ
の１つの酸化膜上にメタライズして形成したｍｓキャパ
シタンス部と、他の酸化膜上に形成したメタライズの一
部分が前記シリコン半導体基体に電気的にコンタクトを
とるように形成したエミッタリードボンデインク中継端
子部とを同一チップ内に設けるものであり、以下実施例
を用いて詳細に説明する。In order to achieve such an object, the present invention includes an oxide film formed in a desired pattern on the surface of a silicon semiconductor substrate, an ms capacitance portion formed by metallization on one oxide film, and an ms capacitance portion formed on another oxide film. A part of the formed metallization is provided in the same chip with an emitter lead bond ink relay terminal portion formed so as to make electrical contact with the silicon semiconductor substrate, and will be described in detail below using examples.
第３図はこの発明に係る半導体装１０Ｓキャパシタンス
の一実施例を示す断面図であり、第４図（Ａ）〜第４図
（Ｄ）はその製造工程を示す工程別断面図である。同図
において、（１４）はシリコン半導体基体（７）とエミ
ッタリードボンデインク部（１２）の電極（１０）の一
部との間に設けた酸化膜である。FIG. 3 is a cross-sectional view showing an embodiment of the semiconductor device 10S capacitance according to the present invention, and FIGS. 4(A) to 4(D) are step-by-step cross-sectional views showing the manufacturing process thereof. In the figure, (14) is an oxide film provided between the silicon semiconductor substrate (7) and a part of the electrode (10) of the emitter lead bond ink part (12).
次に、上記惜成による半導体ＭＯＳキャパシタンスの製
造工程について第４図（Ａ）〜第４図（Ｄ）を参照して
説明する。まず、第４図（Ａ）に示すように、Ｎ形のシ
リコン半導体基体（７）の表面に酸化Ｊｌｑ （１５’
）を形成する。次に、第４図（Ｂ）に示すように、周知
の写真蝕刻技術により、ＩＳキャパシタンス部（１１）
およびエミッタリードポンディング部（１２）以外の不
要な酸化膜（１５）を除去して所望の酸化膜（８）およ
び（１４）を形成する。次に、第４図（Ｃ）に示すよう
に、エミッタリードボンディング部（１２）の電極（１
０）とシリコン半導体基体（７）のオーミックコンタク
トをとるために白金を蒸着またはスパッタリングにより
付着して、シリサイド層を形成したのち、全面にバリヤ
メタル層を介して金層を形成し、写７ｃ蝕刻技術により
、それぞれ所定の電極（９）および（１０）を形成する
。次に、第４図（Ｄ）に示すように、前記シリコン半導
体基体（７）が所定の厚さになるように、その裏面をラ
ッピングしたのち、裏面電極（１３）を形成して完了す
る。Next, the manufacturing process of the semiconductor MOS capacitance according to the above-described process will be explained with reference to FIGS. 4(A) to 4(D). First, as shown in FIG. 4(A), oxidized Jlq (15'
) to form. Next, as shown in FIG. 4(B), the IS capacitance portion (11) is formed by a well-known photolithographic technique.
Then, unnecessary oxide films (15) other than the emitter lead bonding portion (12) are removed to form desired oxide films (8) and (14). Next, as shown in FIG. 4(C), the electrode (1) of the emitter lead bonding part (12) is
0) and the silicon semiconductor substrate (7), platinum is deposited by evaporation or sputtering to form a silicide layer, and then a gold layer is formed on the entire surface via a barrier metal layer. Thus, predetermined electrodes (9) and (10) are formed, respectively. Next, as shown in FIG. 4(D), the back surface of the silicon semiconductor substrate (7) is lapped to a predetermined thickness, and then a back electrode (13) is formed to complete the process.
なお、上述したように、ポンディングパッド直下に酸化
膜を介して電極を形成する方法は半導体ＭＯＳキャパシ
タンヌのみならず、他の半導体装置にも幅広く応用でき
ることはもちろんである。As described above, the method of forming an electrode directly under the bonding pad via an oxide film can of course be widely applied not only to semiconductor MOS capacitors but also to other semiconductor devices.
以上、詳細に説明したように、この発明に係る半導体■
邦キャパシタンスによればエミッタリードボンディング
中継端子のポンディングパッド部直下に熱酸化によるシ
リコン酸化膜を残し、リードボンディング強匪を良好に
することにより、製品の致命的欠陥であるリードポンデ
ィングの不具合をなくすことができる効果がある。As explained in detail above, the semiconductor according to the present invention
According to Nippon Capacitance, by leaving a silicon oxide film by thermal oxidation directly under the bonding pad of the emitter lead bonding relay terminal and improving the strength of the lead bonding, lead bonding, which is a fatal defect in the product, can be avoided. There are effects that can be eliminated.
第１図は内部整合をとるトランジスタチップと半導体Ｍ
ＯＳキャパシタンスの関係を示す概略斜視図、第２図は
従来の半導体ＭＯＳキャパシタンスを示す断面図、第３
図はこの発明に係る半導体ＭＯＳキャパシタンスの一実
施例に、示す断面図、第４図（４）〜第４図（Ｄ）は第
３図に示す半導体ＭＯＳキャパシタンスの製造工程を示
す工程別断面図である。
（１）・・・φ半導体ＭＯＳキャパシタンス、（２）・
・・・トランジスタチップ、（３）＠・・・ベースリー
ド、（４）・・・・コレクタリード、（５）・・・・エ
ミッタリード、（６）・・・・Ａｕ測、（７）・・・・
シリコン半導体基体、（８）・・・・酸化膜、（９）お
よび（１０）・・・・電極、（１１ン・・・・ＭＯＳキ
ャパシタンスＬ （１２）・・・・工Ｓツタリ−ドボ
ンディング中継端子、（１３）・・―・裏面電極、（１
４）および（１５）・・・・酸化膜。
なお、図中、同一符号は同一または相当部分を示す。
代理人 葛 野 信 −
第１図
返２図
ゝ１３
痢３図Figure 1 shows a transistor chip and semiconductor M that achieve internal matching.
FIG. 2 is a schematic perspective view showing the relationship between OS capacitance, FIG. 2 is a sectional view showing a conventional semiconductor MOS capacitance, and FIG.
The figure is a sectional view showing one embodiment of the semiconductor MOS capacitance according to the present invention, and FIGS. It is. (1)...φ semiconductor MOS capacitance, (2)...
...Transistor chip, (3)@...Base lead, (4)...Collector lead, (5)...Emitter lead, (6)...Au measurement, (7)... ...
Silicon semiconductor substrate, (8)...Oxide film, (9) and (10)...Electrode, (11)...MOS capacitance L (12)...Tear bonding Relay terminal, (13)... Back electrode, (1
4) and (15)... oxide film. In addition, in the figures, the same reference numerals indicate the same or corresponding parts. Agent Makoto Kuzuno - Figure 1, Figure 2, Figure 13, Figure 3
Claims (1)
化膜と、この１つの酸化膜上にメタライズして形成した
ＭＯＳキャパシタンス部と、他の酸化膜上に形成したメ
タライズの一部分が前記シリコン半導体基体に電気的に
コンタクトをとるように形成したエミッタリードボンデ
ィング中継端子部とを同一チップ内に設けたことを特徴
とする半導体ｙｉｏｓキャパシタンス。An oxide film formed in a desired pattern on the surface of a silicon semiconductor substrate, a MOS capacitance portion formed by metallization on one oxide film, and a portion of metallization formed on another oxide film are electrically connected to the silicon semiconductor substrate. A semiconductor yios capacitor characterized in that an emitter lead bonding relay terminal portion formed to make contact with each other is provided within the same chip.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192776A JPS5980975A (en) | 1982-11-01 | 1982-11-01 | Semiconductor mos capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192776A JPS5980975A (en) | 1982-11-01 | 1982-11-01 | Semiconductor mos capacitance |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5980975A true JPS5980975A (en) | 1984-05-10 |
| JPS6351551B2 JPS6351551B2 (en) | 1988-10-14 |
Family
ID=16296822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57192776A Granted JPS5980975A (en) | 1982-11-01 | 1982-11-01 | Semiconductor mos capacitance |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5980975A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62144775U (en) * | 1986-03-07 | 1987-09-12 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4931507U (en) * | 1972-06-19 | 1974-03-19 |
-
1982
- 1982-11-01 JP JP57192776A patent/JPS5980975A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4931507U (en) * | 1972-06-19 | 1974-03-19 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62144775U (en) * | 1986-03-07 | 1987-09-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6351551B2 (en) | 1988-10-14 |
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