JPS5981685A - 縦横両用文字パタ−ン発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は縦書き用文字パターンと横書き用文字パターン
を同一の文字パターンとし°Ｃ記憶装置に記憶し、該記
憶装置から縦横両用の文字パターンを発生するようにし
た装置に関するものである。

縦書き用文字パターンと横書き用文字パターンとを出力
するようにした従来の縦横文字パターン発生装置につい
て説明する。なお、本明細書で使用する「縦書き」「横
書き」は、第１図で示されている書き方を云９ものとす
る。すなわち横書きは第１図（−）に示されているよう
に、字を横に並べる書き方、縦書きは、同図（ｂ）に示
されているように、横書きの一面一個の文字を９００反
時計方向に回転して、これを横に並べる書き方を意味す
るものとする。

縦書き用文字パターンと横書き用文字パターンとを出力
するようにした従来の縦ＩｉＦき、横書き用文字パター
ン発生装置の−っは、一般の汎用メモリに縦１き用およ
び横書き用のそれぞわのフォントを記憶させる方式であ
る。

この方式は、例えば３２Ｘ３２ビツトの７オントの場合
、第２図および第３図に示されているよりに３２ビツト
ｆｃ１ワードとして行単位でデータを扱うようにしてい
る。したがって、これをメモリから読み出す場合には、
データは行単位で出力される為、＃書き用、横書き用両
方のフォントを第２図および第３図に示されているよう
に別りの汎用メモリに記憶する必要があシ、メモリの容
量が犬きくなるとい９欠点がある。なお、３２ビツトを
１ワードとして列単位でデータを扱９方法もあるが、こ
の方式も前記と同様に、縦書き用、横書き用両方のフォ
ントを別々のメモリに１己憶する必要がある。

また、縦書き用文字パターンと横書き用文字パターンと
を出力するようにした他の従来の文字パターン発生装置
は、例えば、行単位で記憶されているフォントを列単位
で出力するようにしたものである。

ｔなわち、汎用のメモリを使用しｌａｌ類（縦書き又は
横書き用）の文字パターンよシ縦書き用および横書き用
２種類のフォントを作るよ？Ｋしたものであり、例えば
、第３図に示す３２Ｘ３２ビツトの横書き用フォントパ
ターンが記憶されている場合を考える。

（１）縦書きの時には、第３図のバタ・−ンよシ、まず
最上段の１ワード（３２ピツト）を読み出し、右に１ビ
ツトシフトして、シフトアウトされたビットをバッファ
にためる１、次に２行目〜３２行目についても同様に、
読み出した各ワードを右に１ビツトソフトしてシフトア
ウトされたビットを１−次パッ７アに入れる。

以上の操作によりニスギヤ／ライン分のフォントビット
パターンが得られる。、 次のスキャンラインの時は上記と同様に、最上段の１ソ
ード（３２ピント）を読み出し、これを右に２ピントシ
フトする。イ°シて、ソフトアウトされた２ビツト目を
バッファに入れる。続いて、２行目〜３行目についても
同様に１ワードずつ読み出し、これを右に２ビツトシフ
トする。そして、シフトアウトされた２ビツト目をバッ
ファに入れる。このようにして、２番目のスキャンライ
ンのフォントビットパターンを得る。以下同様の操作を
繰シ返し、縦１き用のフォントを作る。

（２）横４ｆきの時は、第１の従来方式で述べたのと同
様に、行即位で１ワードずつ読み出す１゜この従来方式
ｔよメモリ容量は第１の従来方式の半分で済むが、前記
のように、横書き用の７オントパターンから縦書き用の
フォントを作る場合、ニスギヤ／ラインのビットパター
ンを作るのに３２Ｘ３２ビツトのフォントの場合で、３
２回メモリをアクセスする必要がある。このため、処理
時間が大幅にかかυ、高速処理を必要とするラスクース
キャン方式には不利である。

本発明の目的は、メモリから行方向および列方向の両方
にデータを読み出せるようにすることｔこより、容量の
小さいメモリで縦書きおよび横書きの出力ができるよう
にすることにある。また、他の目的は、処理時間を短＜
Ｌ５、ｉ％速処理を必要とするラスクスキャン方式に適
した縦横両用文字パターン発生装置を提供するにある。

本発明の特徴は、マトリクス状に配置された複数のメモ
リチップからなり、１個のアドレスで該メモリチップに
記憶されている該アドレスのデータが同時に読み出され
るメモリブロック、該メモリブロックを形成する前記メ
モリチップの最上段から下段に向けてＩＦｔ次データを
選択出力する行データセレクタ、該メモリブロックを形
成する前記メモリチップの最右列から左方に向けて順次
データを選択出力する列データセレクタ、該行データセ
レクタおよび列データセレクタの出力のいずれか一方を
選択出力する行／列セレクタ、該行／列セレクタを通っ
たデータを１ライン分一時記憶するパックァレジスメ、
および上記した各構成要素の動作を制御するボントロー
ル回路を具備し、縦横両用の文字パターンを発生するよ
うにした点にある。

以下に、本発明を実施例によって説明する。先ず本発明
の原理を５１４図で説明する。ｎビット×ｎビットのメ
モリに「Ａ」という文字パターンを記憶させている場合
を想定する。本発明では、このｎビット×ｎビットのメ
モリを、ｍビット×ｍビット（ただし、ｍはｎの約数）
のメモリからなるブロックに分割し、図示のように、行
方向１個（ただし、ｔ＝）、列方向ｌ＠の計１２個で形
成する。そして、各ブロックについては、行方向および
列方向の両方から、メモリに格納されている文字パメー
／のデータを読み出せるようにする。

このよりな構成のメモリから、「Ａ」という文字パター
ンを横書きで読み出す場合は、先ず第１番目のブロック
の第１行目のデータを読み出す。次に第２番目のブロッ
クの第１行目を読み出し、続いて第３番目のブロックの
第１行目を読み出す。

同様に、次々と各ブロックの第１行目を読み出し、第１
番目のブロックの第１行目まで読み出す。

この読み出した第１行目のデータは、例えばラインバッ
ファに一時格納する。そして印刷装置又はディスプレイ
で、印刷又は表示する際の＠ｉ番目のラインのデータと
する。

第１〜第１番目のブロックの第１行目のデータ読み出し
が終わると、次は、第１番目〜第１番目のブロックの第
２行目のデータ読み出しに移る。

この第２行目のデータ読み出しが終ると、これｔライン
バッファに入力し、印刷又は表示の第２ラインのデータ
とする。このようにして、第１番目〜第１＃ｉ目の７′
ロツクの第３行目、第４行目、・・・・・・、第ｍ行目
のデータの読み出しが打力われる、。

第１番目〜第１番目のフ゛ロックの第ｍ行目のデータ読
み出しが終了すると、今度は、第（ｔ−４−ｘ　）番目
〜第２１番目のブロックが第１行目から順に第ｍ行目ま
で読み出もれる。同様にしで、第（１＋２　）ＩＩ目〜
第３１番目のフ゛ロック、第（ｌトａ）番目〜第４１番
目のブロック、・・・・・・、第（ｔＬｔ＋ｘ）番目〜
第１２番目のブロックまでのデータの読み出しを行ない
、読み出されたデータをラインバッファに一時格納しで
、印刷又は表示の各ラインのデータとする。

以上のように、メモリ刀・らデータを読み出すことによ
υ、横書き用の文字パターン「Ａ」を読み出すことがで
きる。

次に、第４図のメモリから、「＜」という縦書き用の文
字パターンを読み出す方法について説明する。この場合
は、先ず、第ｌ萱目のブロックの最右列（右から１列目
）のデータを読み出す。これが終ると、次に、第２１番
目のブ［１ツクの最右列のデータを読み出す。同様にし
て、第３１香目、＠　４　ｌ　：ｌｉｒ目、・・・・・
・、第７２番目のブロックの最右列のデータを順々囮読
み出す。これらの最右列の読み出されたデータは、一時
ラインバッファに納められ、印刷装置又はディ２プレイ
の第１２イン目のデータに使われる、 第ｔ、ｚｔ、３ｔ、・・・・・・ｌ１番目の）゛ロック
の最右列のデータの読み出しが終ると、次は、上記各ブ
ロックの右から２列目のデータの読み出しに移る１、す
なわち、第１．２１，３１．・・・・・・　、＋２番目
のブロックの右から２列目のデータが次々と読み出され
る。これらの読み出されたデータは上記と同様にライン
バッファに一時納められ、印刷装置又はディスプレイの
第２ライン目のデータになされる。

このようにして、第ｔ、ｚｔ、３ｔ、・・・・・・、１
２番目のブロックの右端から第ｍ列目咬でのデータの読
み出しが終ると、次は、第（ｔ−１）。

（ｚｉ−ｘ）、（ａｌ−ｔ）、・・・・・・＋　（Ｎ−
’　１　）番目のブロックのデータが、それぞれのブロ
ックの最右列から順に読み出される１、そして、これら
の各ブロックの右から第ｍ列目までのデータの読み出し
が終ると、次は、第（１−２）　、　（ｚｔ−２）＋（
３１−２）　、・・・・・・、（ｌ”−２）番目のブロ
ックのデータが、最右列から順に第ｍ列目壕で読み出さ
れる。

このような順序によるデータ読み出しが、以下同様に行
なわれ、最後には、第１．第（’＋１）。

第（２ｔ＋１）＋・・・・・・、第（ｔＬｔ−Ｈ）番目
のブロックの最左列まで読み出される。

これらの読み出されたデータは、印刷装置又はディスプ
レイの第１ラインから第ｎラインまでに印刷又は表示さ
れる。この印刷又は表示された文字パターンは「イ」と
なシ、縦書用の文字となる。

以上のことをまとめると、第４図（、）に示されている
メモリからの読み出しの順序は、第４図（ｂ）に示され
ているように、横書き用の文字パターンのデータを読み
出す場合には、実線矢印の■、■。

■・・・・・・の順番になる。一方、縦書き用の文字パ
ターンのデータを読み出す場合は、点線矢印の■。

■、■・・・・・・の順番になる。

次に、本発明の一実施例を、第５図に示されているよう
に、ｎ＝３２、ｍ＝＝８、ｌ＝４のメモリを例にして説
明する。第６図は、本発明の一実施例の縦横両用文字パ
ターン発生装置のブロック図を示す。図において、１は
第５図に示されているメモリの８ビツト×８ビツトのブ
ロックを複数ブロック構成するメモリアレイを示す。メ
モリアレイ１の構成については、後で第７図を用いて詳
述する。２，３はそれぞれ行データセレクタおよび列テ
ークセレクタを示し、前者り横書き用の文字を出力する
ときに用いられ、後者１縦１１１′き用の文字を出力す
るときに用いられる。行データセレクタ２はコントロー
ル回路４からの行選択信号によシ、読み出すべき行デー
タを選択し、一方、列フ一タセレクタ３は同じくコント
ロール回路４から送られてぐる列選択信号により、読み
出すべき列テークを選択する。

５は行／列セレクタであり、横書き用の文字を出力する
ときには、行が選択され、縦ＩＩｔＩ用の文字を出力す
るときには、列が選択される。この選択は、コントロー
ル回路４から出力される行／列データ切換信号によって
制御される５、、６は・（ノファレジスタで、行／列セ
レクタ５庖通って込られてきた文字情報が、コントロー
ル回路４から出力さ）℃るバッファコントロール信号に
もとづいて、一時記憶される。このバッファレジスタ６
には、通常、図示されていないディスプレイ又は印刷手
段の１ライン分の文字情報が格納される。ノ；ノファレ
ジスタ６からはディスプレイ用テーク又はプリントテー
クが出力される。。

第６図中の１０はメモリアレイアトｌ／ス線、ｌｌは行
選択信号線、１２は列選択信号線、１３は行／列データ
切換信号［、ｔ４はバッファコントロール信号線、１５
は列データ線、１６は行データ線である。なお、後述す
る理由から明らかなように、メモリアドレス線１０はメ
モリアレイ１を構成する各メモリグツブの記憶容量に応
じた本数で構成されている。

また、行選択信号線ｌｌＪ？よび列選択信号線１２はそ
れぞれ、３本の線で構成されておシ、列テータ線ｌ５お
よび行データ線１６はそれぞれ８本の線で構成されてい
る。

次に、第６図で概略を説明したメモリアレイ１、行デー
タセレクタ２および列データセレクタ３の詳細について
、！８７図で説明する。なお、メモリアレイｌｉｊ本実
施例では前述したように、■ブロックが８ピント×８ビ
ツトのメモリで構成されているが、班Ｓ７図ては話を簡
単にするために、１ブロツクが４ビツト×４ピントのメ
モリで記されている。

メモリアレイ１は、行列に配列されたメモリチップｍ”
　２ｍ　’　２．ｎｌ’　”　１ｍ”　Ｈｍ　”　’　
＋ｍ２２＋””’１ｆｎ４４　　の１６個からなる。こ
れらの各メモリチップは、例えば、１６にビット、６４
にビット等の記憶容量を有するＭＯＳメモリで構成され
ている。これらの各メモリチップ１７１１１．１１１’
　２＋・・・・・９ｍ４４　　には共通のメモリーアレ
イアドレス線ｌＯが接続されており、１つのアドレスの
指定でこれらのメモリチップの同じ番地全部を一度に指
定することができる。

例えば、各メモリチップｍ”　＋１’ｒＬ　’　２ｇ・
・・・・１ｍ４４　　が１６ＫＭＯＳメモリの場合には
、メモリアドレス線ｌＯを使って、１４ビツト構成のア
ドレス信号が送ら五でくる。このため、例えば、アドレ
ス線ｌＯから０００００００００００００１　のアドレ
スが送られてきた時には、各メモリテップｍ１１　、ｍ
’　２＋・・−・・９ｍ４４の１番地のアドレスが指定
される４、同様に、アドレス線ｌＯから０００００００
０００００１０　のアドレスが送られてきた時には、各
メモリチップ１１１”　’　＋ｍ’　２．・・・・・９
ｍ４４　　の２番地のアドレスが指定される。以下、同
様にアドレス線ｌＯを通って送られてくるアドレスによ
って、者メモリチップｍｔ　１　、ｍｌ　２　、・−・
・・２ｍ４４　　の共通のアドレスが指定される。

つまり、各メモリチップ１１１”　１　、ｌ’ｌｌ　１
２、−・−、ｍ４４　　として、１６ＫＭＯＳメモリを
使用した場合には１６に個の４ビツト×４ビツトメモリ
アレイが実現されることになる。

メモリチップｍｌｌ、ｍ＋２．・・・・・１ｍ４４　　
の読み出し信号を伝送する出力線は、第１１第２、第３
、第４の行データセレクタ２　ａ　ｇ　２　ｂ　＋　２
　ｅ　＋　２　ｄと第１、第２、第３、第４の列データ
セレクタ３ａ。

３ｂ、３ｃ、３ｄに接続されている。

具体的には、第１行目のメモリチップｍ＋　１　、ｍｌ
　２　。

１１１１３１ｍ１４　　の出力線ｌ目、ｌＩ２．ｌＩＢ
、１１４のそれぞれは第１の列データセレクタ３ａＫ接
続され、址だ、第１、第２、第３、第４の行う“−一セ
レクタ２ａ、２ｂ、２ｅ、２ｄのそれぞれにも接続され
ている。

第２行目のメモリチップ１１１　、ｍｔ　２１ｍ２　ｍ
　＋１ｎ２４の出力線１２１．１２２，４２３，１ｆｆ
ｉ４のそれぞれｔＪ、第２０列データセレクタ３ｂに接
続され、また、第１、第２、第３、第４の行データセレ
クタｚａ、２ｂ。

２ｃ、２ｄのそれぞれにも接続されている。同様に、第
３行目のメモリチップｍ３Ｉ＋ｍ３２＋ｍ’　”　ｒＴ
ｎ”　’の出力線ｚ３Ｉ、ｌｓｚ、ｌｓｓ、ｚｓａ　１
７）それぞれは９Ｊ３の列データセレクタ３ｃに接続さ
れ、かつ第１、第２、第３、第４の行データセレクタ２
１Ｌ、２ｂ。

２ｃ、２ｄのそれぞれに接続されている。さらに、第４
行目のメモリテップｍ４１　、ｍ４２　、ｍ４３　、ｍ
４４の出力−１ａ＋　、ｌｔｘ、１４ｓ、１４４のそれ
ぞれは第４の列データセレクタ３ｄに接続され、かつ、
第１、第２、第３、第４の行データセレクタ２ａ、２ｂ
、２ｃ。

２ｄのそれぞれに接続されている。

上記のような構成のメモリアレイ１において、コントロ
ール回路４からのメモリアレイアドレス信号によって、
第７図のメモリアレイのある番地Ｘが選ばれたとすると
、全てのメモリチップｍ口。

ＨＨ１２，・・−・・１ｍ４４の腋番地Ｘから、これら
の番地Ｘに記憶されている情報がそれぞれのメモリチッ
プの出力ｍ　ｔｌｘｒｉＩ！＊・・・・・、１４４　　
に出力される。

次に、コントロール回路４から、例えば行選択信号が行
選択信号線１１を経て送られてくると、行データセレク
タ２ｍ　、２ｂ　、２ｅ　、２ｄは、最初に第１組の出
力線ｔ１１，７！Ｉ！、７１１．’１４を選択する。

そし２て、メモリチップｍ”　９ｍ’　”　Ｈｍ’　”
　ｌ１ｒｌ”の番地Ｘに記憶されてい丸竹データを出力
する３、これらの行データの読み出しが終ると、次に行
データセレクタ２ａ、２ｂ、２ｃ、２ｄは、第２組の出
力線１２１．ｔ２２，１２３．ｌＱ４を選択する。これ
によって、メモリチップｍ２１　、ｍ２２＋ｍｊ　３　
、ｍｊ　４の番地Ｘに記憶されていた行データが読み出
される。！：Ｊ、’Ｆ同様に、行データセレクタ２　ｍ
　、　２　ｂ　、　２　ｅ　、　２．　ｄは第３組の出
力線ｔ３１，１１１２，１ｓｓＪ’Ａ４をノへ択し、続
いて第４組の出力線１＜＋、１４１．ｌａ８．ｌイ４を
ツバ択ノ〜る。

図中のＢｌ、Ｂ２．Ｂ３．Ｂ４は行データヒレフタ２ａ
。

２ｂ、２ｃ、２ｄを経て出力される行ｊ−夕を表わす。

なお、第７図の例では、行選択信号線１＋として例えば
２本の線を用意し、これらに六〇＃′１〃の信号を送る
。これにより、４種の信号を行データセレクタ２ｍ、２
ｂ、２ｅ、２ｄに送ｐ１この４１１の信号によシ、該行
データセレクタが前記第１組から第４組の出力線を順次
選択するようにすればよい。

一方、コントロール回路４が列選択信号を列選択信号線
１２を経て送ってきた場合には、列セレクタ３ａ、３ｂ
、３ｃ、３ｄはそれぞれ最初に第１組の出力線ｌＩ４，
１２４，１３４，１４４を選び、次に第２組の出力線１
１３，１２３，１３３，１４Ｂを選択する。続いて、第
３組の出力線１１２，１２２，１３２，１４２を選び、
最後に第４組の出力線１１１，１２１．ｌｓ】、１４ｔ
を選ぶ。

したがって、最初にメモリチップｍ１４．ｍ２４，１ｆ
ｆ１３４゜ｍ４４の番地Ｘに記憶されていた列データが
読み出され、順次１１１”　”　＋ｍ”　３２ｍ”　”
　Ｈ’ｒｎ’　３：ｍ　’　２＋Ｊｎ２”　１ｍ８”　
Ｈｍ’　”　；Ｄｎ’　”　＋ｒｎ２１１ＩＴＩ３”　
９ｍ”の番地Ｘに記憶されていた列データが読汐出され
る。図中のＣＩ、Ｃ２，Ｃ３，Ｃ４は列データセレクタ
３ａ、３ｂ、３ｃ、３ｄを経て出力される列データを示
す。

なお、列選択信号線１２として、２本の線全用意し、２
ビツトの信号で４種の１１号を作り、これで列セレクタ
３ａ　、３ｂ　、３ｃ　、３ｄの接続を制御−ｊる↓う
にすることは、行データセレクタの出力線の選択の場合
と同じである。

以上の第７図によるメモリアレイ１の説明は４ビツト×
４ビツトのブロックを複数個有する例で説明したが、本
実施例では、前述のように、８ピツ１×８ビツトのブロ
ックを複数個有するメモリアレイ１が使用されている。

したがって、本実施例のメモリアレイ１は第８図のよう
に表わすことができる。図において、Ａ目〜Ａ　ａ　ｇ
は例えば１６ＫＭＯＳメモリからなるメモリチップを表
わし、ｌｌａ〜ｌｌｈは８→１セレクタで構成され丸打
データセレクタ、１２ＩＬ〜１２ｈは８→１セレクタで
構成された列セレクタを表わす。また、ｌｌ、１２はそ
れぞれ行選択信号線、列選択信号線を示し、Ｂｌ　　−
１３１１は行データセレクタｌｌａ〜ｌｌｂで選択され
た行データを示し、Ｃ１〜Ｃ８は列データセレクタ１２
−〜１２ｈで選択された列データを示す。

なお、行データセレクタｌｌａ〜ｌｉｈのそれぞれは、
８本のメモリチップの出力線から行選択信号にもとすい
て、１本ずつ順次選択することは勿論である。列データ
セレクタ１２ａ−１２ｈも同様である。ここに、本実施
例では、行選択信号線１１ｊ５−よび列選択信号線１２
を、それぞれ３本の線から構成し、３ビツトの信号によ
り、８種の信号を作るようにする。

第８図のメモリアレイ１から、行選択信号および列選択
信号によって選択されるメモリチップを第１表に示す・
（４ｏ、、’−ンー参Ｐ、ギ、９゜次に、第５図に示さ
れているよりに、「Ａ」およびｒＢＪという文字をそれ
ぞれ８ビツト×８ビツトのブロック１６個に分割し、こ
れらの各文字が１ブロック分のメモリアレイの連続する
番地に記憶されている場合を想定して、第６図に示した
本実施例の動作を説明する。、 ことに、メモリアレイ１には、第５図に示されている文
字「Ａ」の８ビツト×Ｂビツト構成のメモリの第１〜第
１６ブロツク、および文字１Ｂ」の８ビット×８ピント
構成のメモリの第１〜第１６までのブロックが含壕れて
おり、これらの各ブロックが第５図に示されているよつ
な文字情報を有することは明らかであろ９０ なお、条件として、文字Ａおよび文字Ｂｉ記憶している
前記各プＩｆｆツクに第２表のようなメモリアレイ番地
が付されているものとする。。

まだ、数値１〜８０行選択信号および数値１〜８０列選
択信号は、第３表に示されているようなメモリアレイの
行又は列を選択するものとする３、横書き用の文字パタ
ーン［ＡＢＪの出力を得る場合）第ｃｙ　図のブロック
図の動作をコントロール回路４の機能を説明する第９図
のフローチャートを参照しつつ以下に説明する。

第　　　２　　　表 第　　　３　　　表 コントロール回路４は、例えばマイコンから形成されて
おり、図示されていない人力装置から、横書き用の文字
パターン「ＡＢ」を出力せよといり指令が来ると、スタ
ートする。そして、次のようなステップの処理を開始す
る。

ステップＳ１・・・文字Ａの先頭番地「０旧」をアドレ
スａに代入し、また文字Ｂの先頭（ｌｖ地ｒ１０１Ｊを
アドレスｂに代入する。

ステップＳ２・・・行／列データ切換信号を行にし、行
／列セレクタの行を選択する。

ステップ（・・・行選択信号を「１」にして、行データ
セレクタ２で、第１のブロックのメモリアレイの最上段
のメモリチップＡ１１．Ａ１２．・・−・・。

ＡＩ８（第８図参照）を選択する。

ステップＳ４・・・アドレスαおよびＩに「０」を代入
する。

ステップＳ５・・・メモリアレイアドレスを「ａ＋α」
にセットする。これによって、文字入の第１のブロック
のメモリアレイが選択される。

ステップＳ６・・・上記メモリチップＡｌｌ、ＡＩ２．
・・−・・。

Ａ＋ｓ↓リデータを読不出し、該データをバッファレジ
スタ６　Ｋ　格納ｆ　ル。

以上で、文字Ａ（’）第１ブロツクの最上段のメモリチ
ップＡ口ＩＡＩ！！、・−・・、Ａｌ１１　　からのデ
ータの読み出しが終る。

ステップＳ７・・・α＝３であるか否かを判断し、ノで
ちればステップＳ８へ進む。

ステップ団・・・前記ｄに「ｌ」を加算する。

これによって、ステップＳ５では、メモリアドレスを［
ａ＋ＩＪにセットし、文字Ａの第２ブロツクの最上段の
メモリチップＡＩ　、　９　、Ａ’　＋　ＩＯ＋・・・
・・ＡＩ、＋６からのデータの読み出しが行なわれる。

続いて、ステップＳ６で、読み出されたメモリチップＡ
１，９゜Ａ’　＋　１ｏ＋・・・、ＡＩ、Ｉｌｌのデー
タがバッファレジスタ６に格納される。次いで、ステッ
プＳ７でα＝３になったか否かの判断がなされる。

以上のようにして、文字Ａの第３、＠４ブロックの最上
段に位置するメモリチップからのデータの読み出しが行
なわれ、読み出されだ１−夕は、バッファレジスタ６に
格納される１゜ ステップＳ７で、α−３になると、ステップＳ９へ移る
。

ステップＳ９・・・メモリアレイを「ｂ＋β」にセント
する３、これによって、文字Ｂσ）第１ブロツクのメモ
リアレイが選択される。ま九、行選択信号は「ｌ」であ
るから、文字Ｂの第１ブロツクの最上段のデータが出力
される。

ステップ８１０・・・読み出されたデータが、（ツファ
レジスタ６に格納される。

ステップ８１１・・・β＝３か否かが判断され、）・−
であれば、ステップ８１２に進む。

ステップＳ１２・・・βに「１」が加算される。。

次いで、ステップＳ９へ進み、文字Ｂの第２ブロツクの
アドレスがセットされ、かつ、該ブロックの最上段のメ
モリチップに格納されたデータが読み出される。このデ
ータは、ステップＳ１０で、バッファレジスタ６に格納
される。この操作は、β＝３ｔで続き、文字Ｂの第３、
第４ブロツクの最上段のデータが次々とバッファレジス
タ６に格納される。β＝３になると、ステップ８１３へ
進む。

ステップ８１３・・・上記のようにして、バッファレジ
スタ６に格納された文字ＡとＢのそれぞれのＭＳ１〜４
ブロックの最上段のデータがバッファコントロール信号
によシパツファレ）ｙ。

り６からプリントデータとして出力され、プリントされ
る。

ステップ８１４・・・行選択信号が８か否か判断され、
ノーであればステップ８１５へ進む。

ステップ８１５・・・行選択信号が１加算される。

次に、ステップＳ４へ進む。続いて、萌述のステップ８
４．８５．８６．８７　、Ｓ８が順次寅行される。これ
によって、文字Ａの第１．２，３゜４ブロックのメモリ
アレイの上から２段目のメモリチップに記憶されている
データが読み出される。

これが終ると、ステップ８９　、８１０，８１１，８１
２へ進む。そして、文字Ｂの第１．２，３．４ブロツク
のメモリアレイの上から２段目のメモリチップに記憶さ
れているデータが読み出される。。

これらの文字Ａ、Ｈの第１．２，３．４ブロツクの第２
段目のデータは、ステップ８１３でバッファレジスタ６
よシ読み出され、プリントされる。

上記の繰シ返しにより、ステップ８１４で行選択信号が
８になるまで繰作が進むと、文字ＡおよびＢのそれぞれ
の第１〜４ブロツクまでのデータの読み出しが終了し、
またこれらのデータはプリントアウトされる。行選択信
号が８に等（−くなると、ステップＳ１６へ進む。

ステップ８１６・・・（ａ＋α）が１６ｒｃなりたか否
かの判断がなされる。すなわち、文字Ａ、Ｈについて、
第１６プロソクまでのデータの読み出しが終了したか否
かの判断がなされる。ノーであれば、ステップ８１７へ
進む。

ステップ８１７−ａに（Ｂ＋ａ＋１　）　＋　ｂに（ｂ
＋β＋１）が代入される。

そして、ステップＳ３から順次操作が繰シ返される。ス
テップＳ１７以後の１サイクルにより、文字Ａ、Ｂの第
５．６，７．８ブロツクのメモリアレイに格納されてい
るデータを、それぞれのブロックの最上段から順次読み
出し、これをプリントアウトする。これが終ると、ステ
ップ８１４のａ＋αは８になる１、このため、ステップ
Ｓ１６へ進む。

以上のステップが順次行なわれると、横書き用の文字パ
ターンｒＡＢ　Ｊがプリントアウトされることは明らか
であろう。

次に、縦書き用の文字パターン「＜薗」出力を得る場合
の本実施例の動作を、第１０図のフローチャートを参照
しつつ説明する。

コントロール回路４に図示されていない入力装置から縦
書き用の文字パターン「＜ｐ」を出力せよという指令が
来ると、コントロール回路４はスタートする。そして、
次のようなステップの処理を開始する。

ステップＳ２０・・・文字Ａの先頭番地００４′！１１
−アドレスａに代入する３、また、文字Ｂの先頭番地１
０４をアドレスｂに代入する。

ステップＳ２１・・・行／列切換イ１キ号を列にし、行
／列セレクタ５０列を選択する。

ステップ８２２・・・列選択信号を１−１」にし、行選
択信号を「０」にする。

ステップ８２３・・・α、βに共に０を代入する。

ステップ８２４・・メモリアドレスをａ＋ｎにセットす
る。ここではａ＋αは００４になるから文字Ａを記憶し
ているメモリの第４ブロツクのメモリアレイが選択され
る。

ステップ８２５・・・ステップ８２２で列選択信号が「
１」にされているから、第４ブロツクのメモリアレイの
最古列のメモリチップに記憶されているデータが読み出
され、バッファレジスタ６に記憶される。

ステップ８２６・・・α＝１２か否かが判断され、ノー
であればステップ８２７へ進ム。

ステップＳ２７・・・αに４が加算される。

これによって、メモリアレイアドレスはａ＋α＝００８
　に’ｘ　Ｃ、文字Ａの第８ブロツクのメモリアレイが
選択される。そして、第８ブロツクの最古列のメモリチ
ップに記憶されているデータがバッファレジスタ６に格
納される。

ステップ８２７で、αにさらに４が加算されると、メモ
リアレイアドレスａ＋αは０１２になる。このため、文
字Ａの第１２ブロツクが選択され、前記と同様にこのブ
ロックの最古列のメモリチップに記憶されているデータ
がバッファレジスタ６に読・振出される。

続い１、第１６ブロソクの最古列のデータが読み出され
る。

以上が終了すると、α−１２となり、ステップ８２８へ
進む。。

ステップ８２８・・・メモリアレイアドレスｆｒ：ｂ＋
Ｉにセットする。ここでは、ｂ→βは１０４になるから
、文字Ｂの第４ブロツクのメモリアレイが選ばれる。そ
して、列選択信号が「１」であるので、文字Ｂの第４ブ
ロツクのメモリアレイの最古列のデータが読み出される
。

ステップ８２９・・・上記メモリよりｙ、み出されたデ
ータハパソファレジスタ６に格納サレル。

ステップ８３０・・・β＝１２であるか否かが判断され
、否でおれば、ステップ８３１へ進む。

ステップ８３１・・・βに４が加算される。

このため、メモリアドレスｂ＋／は１０８となり、文字
Ｂの第８ブロツクの最古列のデータが読み出される。以
Ｆ同様に、文字Ｂの第１２．第１６プロソクの最古列の
データが読み出され、それぞれバッファレジ７タ６に格
納される。

以上が終了すると、β＝１２となり、次のステップ８３
２へ進む。

ステップ８３２・・・バッファレジスタに蓄積された文
字Ａおよび文字Ｂのそれぞｉｌ、のメモリの第４　、８
　、１２　、ｌ　６ブロツクの最古列のデータが、バッ
フ　’７レジスタ６から読み出され、プリントアウトさ
れる。。

ステップＳ３３・・・列選択信号が８になったかどうか
が判断されノーでおれば、ステップＳ３４へ進む。

ステップ８３４・・・列選択信号を１増加する。

・・以上前記と同じ処理をする。この処理は、列選択信
号が「２」という条件で行なわれるから、文字Ａを記憶
するメモリおよび文字Ｂｔ−記憶するメモリの第４．８
，１２．１６プロソクの右から２列目のデータがプリン
トアウトされる。

以上同様に列選択信号が「８」になるまで、上記と同じ
処理が繰り返される。これによって、文字Ａおよび文字
Ｂのメモリの第４．８，１２．１６ブロツクのデータが
最右列から順に読み出され、プリントアウトされる。列
選択信号が「８」になると、ステップＳ３５へ進む。

ステップ８３５・・・ａ＋α＝１３が成立するか否かが
判断される。ノーであれば、ステップ８３６へ進む、。

ステップ８３６・・・ａにａ−１，すなわち００３が代
入され、ｂにｂ−１、すなわち１０３が代入される。そ
して、前記したステップ８２２〜５３４１でが実行され
る。これによって、文字Ａおよび文字Ｂの第３．７，１
１．１５ブロツクのメモリアレイが、最右列から順々に
右方の列へと読み出される。

文字ＡおよびＢの第３．７，１１．１５ブロツクの読み
出しが終了すると、ステップ８３５のａ＋σは１５とな
シ、再度ステップ８３６へ進む。ステップ３３６ではａ
　Ｋ　００２、ｂに１０２が代入され、これニ続くステ
ップ８２２〜８３４の処理により、文字ＡおよびＢｆ）
第２．１３，１０．１４ブロツクのメモリアレイが最右
列から屡次左方の列へと読み出される。

これが終了すると、ステップＳ３５のａ＋σは１４とな
り、再度ステップ８３６へ進む。そして、これに続くス
テップ８２２〜８３４の処理により、文字ＡおよびＢの
第１．５，９．１３ブロツクのメモリアレイが読み出さ
れる。

このようにして、文字ＡとＢの縦書き用文字パターンｒ
、１１ｇＪが読み出されプリント−アウトされると、ス
テップ８３５のａ＋α＝１３になる。このため、コント
０−２回路４の処理は終了する。

以上のようにして、本実施例ではマトリックス状に配置
されたメモリチップから、横方向又は縦方向に行単位又
は列単位で任意にデータを読み出すことができるので、
横書き用の文字および縦書き川の文字を任意に出力し、
これをノ°リントアウト又はティスゲレイに表示するこ
とができる。

なお、前記実施例では１つの文字を記憶しているメモリ
が３２ビツト×３２ビツトからなり、これらが８ピノ］
・×８ビットのブロックの集まりから形成されているど
したが、これは説明な簡単にするために２ニリよシに限
定したにすぎない。したがって、このよりな収値に限定
されず、４５４図で述べたように、これ１．１一般化し
でもよいことり、勿論である。

り上の説明から明らかなように、本発明によれば、容量
の小さいメモリで、縦書きおよび横引き用の文字パター
ンを発生することができる。しかもその処理時間は、本
発明のメモリ秤量と同じメモリを用いて縦駒きおよび横
書きの両方の文字パターンを発生させるようにした従来
の方式（従来技術の所で述べた第２の方式）に比べて大
幅に短縮されるという効果がある。例えば、約紀実施例
で説明したよりに、３２ビツト×３２ビツトのメモリを
８ビツト×８ビツトのブロックの集まりから形成した場
合には、約１／８に短縮することができる。したがって
、本発明による縦横両用文字パターン発生装置は、高速
処理を必要とするラヌタスキャン方式に適しているとい
うことができる。

【図面の簡単な説明】

第１図は、横書きおよび縦書き文字パターンの概念図、
第２図および第３図は３２ビツト×３２ビツトのメモリ
に記憶された文字パターン「Ａ」の概念図、第４図は本
発明に適用されるメモリに記憶された文字パターンｒＡ
Ｊの概念図、第５図は本発明の一実施例に適用される８
ビツト×８ビツトのブロックを集めることによシ形成さ
れた３２ビツト×３２ビツトのメモリに記憶された文字
パターン「Ａ」および「Ｂ」の概念図、第６図は本発明
の一実施例のブロック図、第、７図はビット数を減らし
て詳細に説明した第６図のメモリアレイの詳細ブロック
図、第８図は第６図のメモリアレイのブロック図、第９
図は横書き用の文字パターンｒＡＢＪを出力する場合の
第６図のコントロール回路の機能を説明するだめのフロ
ーチャート、第ＪＯ図ｄ、縦■き用の文字パターン「＜
ｍ」を出力する場合の前記コントロール回路の機能を説
明するためのフローチャートである。 ■・・・メモリアレイ（メモリブロック）、２・・・行
データセレクタ、３・・・列テークセレクタ、４・・・
コントロール回路、５・・・行／列セレクタ、６・・・
バッファレジスタ 代理人弁理士　平　木　道　人　　外１名第１図 （Ｑ） （シ） 第５図 ３２ビヂト　　　　　　　　　　　　　　　　　　３２
ビ・シト第２図 ３２ビ、ト 第３図 ３２ビ〜ト

Claims (1)

【特許請求の範囲】
1. （１）マトリクス状に配置された複数のメモリチップか
   らなりｚ　　ｉ個の゛アドレスで該メモリチップに記憶
   されている該アドレスのデータが同時に読み出されるメ
   モリブロック、該メモリブロックを形成ノーる前記メモ
   リチップの最上段から下段に向けて順次データを選択出
   力する行データセレクタ、該メモリブロックを形成する
   前記メモリチップの最右列から左方の列に向けて順次デ
   ータを選択出力する列データセレクタ、該行デ・−タセ
   レクタおよび列データセレクタの出力のいずれか一方を
   選択出力する行／列セレクタ、該行／列セレクタを通っ
   たデータを１ライン分一時記憶するバッファレジスタ、
   ならびに前記メモリブロックにはメモリアレイアドレス
   信号を、前記性および列データセレクタの各々には行選
   択信号および列選択信号を、前記行／列セレクタには行
   ／列データ切換信号を、前記バッフ７レジスタにはバク
   ファコントロール信号金出力するコン）ｕ−ル回路を具
   備したことを特徴とする縦横両用文字パターン発生装置
   。