JPS5981729A - デ−タ伝送制御システム - Google Patents
デ−タ伝送制御システムInfo
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- JPS5981729A JPS5981729A JP57192713A JP19271382A JPS5981729A JP S5981729 A JPS5981729 A JP S5981729A JP 57192713 A JP57192713 A JP 57192713A JP 19271382 A JP19271382 A JP 19271382A JP S5981729 A JPS5981729 A JP S5981729A
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- JP
- Japan
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- data
- memory
- data transmission
- transmission control
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- General Physics & Mathematics (AREA)
- Communication Control (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はひとつの計算機システムにおいて他の計算機
システムとの間のデータ転送金制御するデータ伝送制御
システムに関するものである。
システムとの間のデータ転送金制御するデータ伝送制御
システムに関するものである。
従来この種の装置として第１図に示すものがあった。図
において（１）は中央処理装置（以下ＣＰＵと略記する
）、ｔ２１は主記憶装置、（３）はチャネル制御装置、
（４）はメモリバス、（５）はチャネルバス、（６）は
データ伝送制御装置、（７１は伝送線路である。
において（１）は中央処理装置（以下ＣＰＵと略記する
）、ｔ２１は主記憶装置、（３）はチャネル制御装置、
（４）はメモリバス、（５）はチャネルバス、（６）は
データ伝送制御装置、（７１は伝送線路である。
ＣＰＵ ｉｌ＋の負荷を軽減するため、ＭＭＵ＋２１と
データ伝送制御装Ｗ（６）との間のデータ転送はチャネ
ル制御装置（３）が制御し、データ伝送制御装置（６）
はバッファメモリを備えていて、−たんこのバックアメ
モリにデータを記憶した後伝送線路（７）を通して他の
システムとの間にデータの転送を行う。伝送制御手順の
ハンドリングはＣＰＵ （１１の負荷とならぬようにデ
ータ伝送制御装置（６）において行う。
データ伝送制御装Ｗ（６）との間のデータ転送はチャネ
ル制御装置（３）が制御し、データ伝送制御装置（６）
はバッファメモリを備えていて、−たんこのバックアメ
モリにデータを記憶した後伝送線路（７）を通して他の
システムとの間にデータの転送を行う。伝送制御手順の
ハンドリングはＣＰＵ （１１の負荷とならぬようにデ
ータ伝送制御装置（６）において行う。
第１図に示す装置ではチャネル制御装置（３）を５介し
、プログラム制御によってＭＭＵＩ２１とデータ伝送制
御装置（６）間のデータ転送を行う必要があるためデー
タ伝送ソフトウェアのオーバヘッド時間が大きくなると
いう欠点があった。
、プログラム制御によってＭＭＵＩ２１とデータ伝送制
御装置（６）間のデータ転送を行う必要があるためデー
タ伝送ソフトウェアのオーバヘッド時間が大きくなると
いう欠点があった。
このような欠点を除去する為、最近ではデータ伝送制御
装置（６）内のバッファメモリ全２ポートメモリとし、
チャネル制御装貧１３１ ’ｅ外し、メモリバス（４）
が直接２ボートメモリに接続され、２ボートメモリがＣ
ＰｔＴ （１１からもデータ伝送制御装置（６１からも
自由にアクセスできるように構成する。
装置（６）内のバッファメモリ全２ポートメモリとし、
チャネル制御装貧１３１ ’ｅ外し、メモリバス（４）
が直接２ボートメモリに接続され、２ボートメモリがＣ
ＰｔＴ （１１からもデータ伝送制御装置（６１からも
自由にアクセスできるように構成する。
このように構成すると、 ＣＰＵ（１１が２ポートメモ
リにデータを直接書込み、このデータをデータ伝送制御
装置（６）が直接読出することができる。この請出した
データをそのまま並直列変換（ｐａｒａｌｌｅｌ−５ｅ
ｒｉａｌ ｔｒａｎｓｆｏｒｍａｔｉｏｎ ） して伝
送路（７）上に送出することかできれば、データ伝送制
御が最も簡単になるのであるが、従来の装置ではそれか
できなかった。それは、ＣＰＵ Ｉｌ＋から２ボートメ
モリへ書込まれるデータはユーザデータ（ｕｓｅｒ ｄ
ａｔａ）でちゃ、このデータを伝送するためにはユーザ
データの先頭にヘッダ（ｈｅａｄｅｒ）としての情報音
付力１１Ｌなければならぬからである。
リにデータを直接書込み、このデータをデータ伝送制御
装置（６）が直接読出することができる。この請出した
データをそのまま並直列変換（ｐａｒａｌｌｅｌ−５ｅ
ｒｉａｌ ｔｒａｎｓｆｏｒｍａｔｉｏｎ ） して伝
送路（７）上に送出することかできれば、データ伝送制
御が最も簡単になるのであるが、従来の装置ではそれか
できなかった。それは、ＣＰＵ Ｉｌ＋から２ボートメ
モリへ書込まれるデータはユーザデータ（ｕｓｅｒ ｄ
ａｔａ）でちゃ、このデータを伝送するためにはユーザ
データの先頭にヘッダ（ｈｅａｄｅｒ）としての情報音
付力１１Ｌなければならぬからである。
ヘッダはデータ通信において、メツセージの冒頭に付加
され、受信相手、指定経路、発信時刻などを示すもの、
また磁気テープなどに記録されるデータファイルのヘラ
ダレ−ベルとしてそのテープに収録されているデータの
特徴やシステムの情報や装置情報などを示すものであシ
、普通は伝送制御プロトコル（ｐｒｏｔｏｃｏｌ ）
による階層を持っている。
され、受信相手、指定経路、発信時刻などを示すもの、
また磁気テープなどに記録されるデータファイルのヘラ
ダレ−ベルとしてそのテープに収録されているデータの
特徴やシステムの情報や装置情報などを示すものであシ
、普通は伝送制御プロトコル（ｐｒｏｔｏｃｏｌ ）
による階層を持っている。
第２図はレベルｌ、レベ２．レベル３の各階層において
それぞれのヘッダが付加され、かつ伝送時の制御情報が
付加された情況を示す。図の（Ｊｏｏ）はユーザデータ
で（ｌｏｔ）、（ｉｏｚ）、（１ｏ３）と各レベルのヘ
ッダが付加された後、さらに（１０４）に示す如く伝送
時の制御情報を付加して伝送路（７）へ送出せねばなら
ぬので、従来の装置ではＣＰＵ Ｉｌ＋が２ポートメモ
リへ沓込んだデータをそのま＼読出して送出することが
できず、伝送制御手順のノ・ンドリンクが増大するとい
う欠点があった。
それぞれのヘッダが付加され、かつ伝送時の制御情報が
付加された情況を示す。図の（Ｊｏｏ）はユーザデータ
で（ｌｏｔ）、（ｉｏｚ）、（１ｏ３）と各レベルのヘ
ッダが付加された後、さらに（１０４）に示す如く伝送
時の制御情報を付加して伝送路（７）へ送出せねばなら
ぬので、従来の装置ではＣＰＵ Ｉｌ＋が２ポートメモ
リへ沓込んだデータをそのま＼読出して送出することが
できず、伝送制御手順のノ・ンドリンクが増大するとい
う欠点があった。
この発明は従来のものの上記のような欠点を除去するた
めになされたもので、データ伝送制御装置中にローカル
メモリを設け、このローカルメモリ中にヘッダ及び伝送
時の制御情報を格納しておき、２ボートメモリへはＣＰ
Ｕからのアドレス信号によっては連続的にアクセスする
ことができ、データ伝送制御装置からのアドレス信号に
よっては２ポートメモリとローカルメモリが１データブ
ロツクずつ交互にアクセスされて、ＣＰＵから２ポート
メモリへ書込まれたユーザデータ（第２図（１００））
がデータ伝送制御装置からのアドレス信号によって読出
されるときは第２図（１０４，）ｌ／（：示す信号とな
り、そのまま並直列変換を経て伝送路へ送出できるよう
にしたもので、以下図面についてこの発明の詳細な説明
する。
めになされたもので、データ伝送制御装置中にローカル
メモリを設け、このローカルメモリ中にヘッダ及び伝送
時の制御情報を格納しておき、２ボートメモリへはＣＰ
Ｕからのアドレス信号によっては連続的にアクセスする
ことができ、データ伝送制御装置からのアドレス信号に
よっては２ポートメモリとローカルメモリが１データブ
ロツクずつ交互にアクセスされて、ＣＰＵから２ポート
メモリへ書込まれたユーザデータ（第２図（１００））
がデータ伝送制御装置からのアドレス信号によって読出
されるときは第２図（１０４，）ｌ／（：示す信号とな
り、そのまま並直列変換を経て伝送路へ送出できるよう
にしたもので、以下図面についてこの発明の詳細な説明
する。
第３図はこの発明の一実施例を示すブロック図で、図に
おいて第１図と同一符号は同−又は相当部分を示し、（
８）はこの発明のデータ伝送制御装置でローカルメモリ
を含み、（９）は２ボートメモリである。２ボ一トメモ
１月９）にはＣＰＵ ｆｉ＋からもデータ伝送制御装置
（８）からも自由にアクセスすることができる。
おいて第１図と同一符号は同−又は相当部分を示し、（
８）はこの発明のデータ伝送制御装置でローカルメモリ
を含み、（９）は２ボートメモリである。２ボ一トメモ
１月９）にはＣＰＵ ｆｉ＋からもデータ伝送制御装置
（８）からも自由にアクセスすることができる。
第４図は２ポートメモリ（９）にアクセスするためのア
ト１／ス信号を示し、（１０５）はＣＦ’Ｕ Ｌｌｌで
発生されるシステムアドレス信号、（ｌＯりは２ポート
メモリ（９１のアドレス信号入力端子、（１０７）はデ
ータ伝送制御装置（８）で発生するローカルアドレス信
号である。システムアドレス信号（１０５）はＡ。−Ａ
１５の１６ビツトで構成され、ＡｏがＬＳＢ ｓ Ａ１
５がＭＳＢである。また、ローカルアドレス信号（１０
υもＢＯ〜Ｂ！ｓの１６ビツトで構成され、ＢＯがＬＳ
Ｂ 、 Ｂ１５がＭＳＢである。データの１ブロツク
は２ −１０２４バイトでアリ、シたがって１ブロツク
中のバイトラ指定するには第４図に示すとおりＡＯ〜Ａ
９の１０ビツトとＢｏ”−Ｂ９の１０ビツトを用いる。
ト１／ス信号を示し、（１０５）はＣＦ’Ｕ Ｌｌｌで
発生されるシステムアドレス信号、（ｌＯりは２ポート
メモリ（９１のアドレス信号入力端子、（１０７）はデ
ータ伝送制御装置（８）で発生するローカルアドレス信
号である。システムアドレス信号（１０５）はＡ。−Ａ
１５の１６ビツトで構成され、ＡｏがＬＳＢ ｓ Ａ１
５がＭＳＢである。また、ローカルアドレス信号（１０
υもＢＯ〜Ｂ！ｓの１６ビツトで構成され、ＢＯがＬＳ
Ｂ 、 Ｂ１５がＭＳＢである。データの１ブロツク
は２ −１０２４バイトでアリ、シたがって１ブロツク
中のバイトラ指定するには第４図に示すとおりＡＯ〜Ａ
９の１０ビツトとＢｏ”−Ｂ９の１０ビツトを用いる。
これらの１０ビツトによって定められるアドレスを仮に
バイトアドレスという。Ｂｘｏｆ仮に切換ビットと称し
Ｂｔ。
バイトアドレスという。Ｂｘｏｆ仮に切換ビットと称し
Ｂｔ。
が論理「０」のときはローカルメモリがアクセスされ、
論理ｒｌＪのときは２ポートメモリがアクセスされる。
論理ｒｌＪのときは２ポートメモリがアクセスされる。
Ａ 〜Ａ 及びＢ１□〜Ｂ１５のビット１０
１５ によシブ−タブロックの選択全行う。
１５ によシブ−タブロックの選択全行う。
第５図は２・４図に示すアドレス信号を用いてイボう２
ポートメモリへのＣＰＵ Ｌｌｌからのアクセスと、デ
ータ伝送制御装置（８：からのアクセス金示す図で、（
ｌＯ８）はＣＰＵ ［１１からの書込み、（１０９）は
データ伝送制御装置（８）からの読出しを示す。但しア
ドレスは１６進数で示す。たとえば、データブロックＡ
全書込むべきアドレスが１０００□６から開始され４０
０□６バイト（１，０２４バイト９長のブータラ書込む
とすれば、ＣＰＵ（１１からはシステムアドレス信号（
，１０５）でＡ１２＝ｒｌＪ％其他のビットが「０」で
ある信号１０００１６が先頭アドレスとして与えられ７
１１次増加して１３ＦＦ、６に到ってデータブロックＡ
の鶴込みを終り、次のアドレスは１４００□６となって
データブロックＢの書込みが開始される。これを読出す
ときはローカルアドレス信号（１０７）はＢ１３−［”
ＩＪ。
ポートメモリへのＣＰＵ Ｌｌｌからのアクセスと、デ
ータ伝送制御装置（８：からのアクセス金示す図で、（
ｌＯ８）はＣＰＵ ［１１からの書込み、（１０９）は
データ伝送制御装置（８）からの読出しを示す。但しア
ドレスは１６進数で示す。たとえば、データブロックＡ
全書込むべきアドレスが１０００□６から開始され４０
０□６バイト（１，０２４バイト９長のブータラ書込む
とすれば、ＣＰＵ（１１からはシステムアドレス信号（
，１０５）でＡ１２＝ｒｌＪ％其他のビットが「０」で
ある信号１０００１６が先頭アドレスとして与えられ７
１１次増加して１３ＦＦ、６に到ってデータブロックＡ
の鶴込みを終り、次のアドレスは１４００□６となって
データブロックＢの書込みが開始される。これを読出す
ときはローカルアドレス信号（１０７）はＢ１３−［”
ＩＪ。
Ｂ１ｏ＝ ｒ、ｌ Ｊ 、其他のビットが「０」である
信号２４００１６が先頭アドレスとして与えられるが、
第４図の対応に示すとお、！ｌ）％Ｂ１３ビットはＡ１
゜ピントに相当し、Ｂ１ｏ＝「ｌ」は２ボートメモリを
読出すべきことを示すので、データブロックＡの先頭ア
ドレスが与えられたことになる。ローカルアドレス信号
（１０７）が順次増加して２７ＦＦ□６に到ってデータ
ブロックＡの読出しを終るが、次のアドレスは２８００
□６となりＢ１ｏ＝「０」となるので、ローカルメモリ
の読出しが開始され次に２０００□６に到ってデータブ
ロックＢの先頭番地の読出しが開始される。
信号２４００１６が先頭アドレスとして与えられるが、
第４図の対応に示すとお、！ｌ）％Ｂ１３ビットはＡ１
゜ピントに相当し、Ｂ１ｏ＝「ｌ」は２ボートメモリを
読出すべきことを示すので、データブロックＡの先頭ア
ドレスが与えられたことになる。ローカルアドレス信号
（１０７）が順次増加して２７ＦＦ□６に到ってデータ
ブロックＡの読出しを終るが、次のアドレスは２８００
□６となりＢ１ｏ＝「０」となるので、ローカルメモリ
の読出しが開始され次に２０００□６に到ってデータブ
ロックＢの先頭番地の読出しが開始される。
したがって、データ伝送制御装置（８）ではユーザデー
タに付加すべきヘッダ及び伝送時の制御情報をローカル
メモリ内の適当なアドレス位置に格納して滞けば、ＣＰ
Ｕ ｉｌ＋から２ボートメモリ（９）に連続書込み、こ
れをローカルアドレス信号（１０７） ｋ連続して変化
して読出せば第２図（１０４）に示すような伝送信号を
得ることができる。
タに付加すべきヘッダ及び伝送時の制御情報をローカル
メモリ内の適当なアドレス位置に格納して滞けば、ＣＰ
Ｕ ｉｌ＋から２ボートメモリ（９）に連続書込み、こ
れをローカルアドレス信号（１０７） ｋ連続して変化
して読出せば第２図（１０４）に示すような伝送信号を
得ることができる。
なお上記の実施例では第４図に示すようにアドレス信号
ラインを対応づけることによってローカルアドレス年号
をアドレス変換する場合を示したが、データ伝送制御装
置（８）内にアドレス変換回路を特別に設けることによ
って、２ポートメモリのデータブロックとローカルメモ
リとに交互にアクセスすることも容易でおる。
ラインを対応づけることによってローカルアドレス年号
をアドレス変換する場合を示したが、データ伝送制御装
置（８）内にアドレス変換回路を特別に設けることによ
って、２ポートメモリのデータブロックとローカルメモ
リとに交互にアクセスすることも容易でおる。
以上のようにこの発明によれば、ＣＰＵとテーク伝送制
御装置とのインタフェースに２ボートメモリを使用し、
データ伝送制御装置側のアドレス空間に２ボートメモリ
のアクセス領域が混在するようにしたため、少ない伝送
制御のオーバヘッド時間と簡単な手続きでデータ伝送を
制御することかできる。
御装置とのインタフェースに２ボートメモリを使用し、
データ伝送制御装置側のアドレス空間に２ボートメモリ
のアクセス領域が混在するようにしたため、少ない伝送
制御のオーバヘッド時間と簡単な手続きでデータ伝送を
制御することかできる。
第１図は従来の装置を示すブロック図、第２図は各階層
においてヘッダが付加されて伝送されるデータブロック
を示す図、第３図はこの発明の一実施例を示すブロック
図、第４図はシステムアドレス信号とローカルアドレス
信号の対応を示す図、第５図は２ボートメモリのＣＰＵ
からのアクセスとデータ伝送制御装置からのアクセスを
示す図である。 （１）・・・ＣＰＵ、 ＋２１・・・閣、（４１・・・
メモリノ（ス、（７）・・・伝送線路、（８１・・・デ
ータ伝送制御装Ｖ（ローカルメモリを含む） 、（９１
・・・２ポートメモリ。 なお、図中同一符号は同−又は相当部フナ・を７Ｊモす
−代理人 葛 野 信 − 第５図 ２０００１６ ラダＡ −−−−−−−２４００，６ １０００，６ データ −゛−′ −′ブロツ ゛１ツク ２ Ａ Ａポ ＋ １４００，６７ ＼、 ２８０
０１６トフ゛−一タ＼ メ フ゛ロツ ゝ゛ ゛
・、−ｓ：、／７−Ｂ す ２Ｃ００１６ １８００１６−−タ ＼＼、 データ゛０
ツク ＼ゝ＼ ブロック Ｃ＼ ゝ、 Ｂ ＼ ＼ 、 ＼ ３０００，６ＩＣＯ０，
６，、、 ＼ ＼ ＼ １０８ ゝ、 ヘッダＣ ＼ ＼ ＼ データ ＼ 。 ＼ フロック ＼ Ｃ
においてヘッダが付加されて伝送されるデータブロック
を示す図、第３図はこの発明の一実施例を示すブロック
図、第４図はシステムアドレス信号とローカルアドレス
信号の対応を示す図、第５図は２ボートメモリのＣＰＵ
からのアクセスとデータ伝送制御装置からのアクセスを
示す図である。 （１）・・・ＣＰＵ、 ＋２１・・・閣、（４１・・・
メモリノ（ス、（７）・・・伝送線路、（８１・・・デ
ータ伝送制御装Ｖ（ローカルメモリを含む） 、（９１
・・・２ポートメモリ。 なお、図中同一符号は同−又は相当部フナ・を７Ｊモす
−代理人 葛 野 信 − 第５図 ２０００１６ ラダＡ −−−−−−−２４００，６ １０００，６ データ −゛−′ −′ブロツ ゛１ツク ２ Ａ Ａポ ＋ １４００，６７ ＼、 ２８０
０１６トフ゛−一タ＼ メ フ゛ロツ ゝ゛ ゛
・、−ｓ：、／７−Ｂ す ２Ｃ００１６ １８００１６−−タ ＼＼、 データ゛０
ツク ＼ゝ＼ ブロック Ｃ＼ ゝ、 Ｂ ＼ ＼ 、 ＼ ３０００，６ＩＣＯ０，
６，、、 ＼ ＼ ＼ １０８ ゝ、 ヘッダＣ ＼ ＼ ＼ データ ＼ 。 ＼ フロック ＼ Ｃ
Claims (2)
- （１）中央処理装置と、主記憶装置と、この主記憶装置
と上記中央処理装置とを接続するメモリバスと、このメ
モリバスに接続され上記中央処理装置から自由にアクセ
スできる２ボートメモリと、この２ボートメモＩＪ ｔ
−介して上記中央処理装置と他のシステムとの間で行わ
れるデータ伝送を制御するデータ伝送制御装置とを有す
るデータ伝送制御システムにおいて、 上記データ伝送制御装置から上記２ポートメモリに自由
にアクセスできるように！続されたメモリバスと、 上記データ伝送制御装置が直接アクセスするローカルメ
モリとを備え、 上記２ボートメモリ内におけるデータは上記中央処理装
置において発生され順次変化するアドレス信号に連続し
て対応するアドレス位置に記憶され、 上記データ伝送制御装置において発生され順次変化する
アドレス信号は上記ローカルメモリ内のデータと上記２
ボートメモリ内のデータとを１データブロツクごと交互
にアクセスするようアドレス変換されることを特徴とす
るデータ伝送制御システム。 - （２）データ伝送制御装置において発生され順次変化す
るアドレス信号は、下位所定数のビットがバイトアドレ
スとして２ボートメモリ又はローカルメモリの１データ
ブロツク内のバイトのアドレス會指定し、上記下位所定
数のビットのすぐ上位の１ビツトが切換ビットとして上
記２ポートメモリにアクセスするか上記ローカルメモリ
にアクセスするかの切換を行い、上記切換ビットよりも
上位のビットはブロックアドレスとしてデータブロック
を指定することを特徴とする特許請求の範囲第１項記載
のデータ伝送制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192713A JPS5981729A (ja) | 1982-11-02 | 1982-11-02 | デ−タ伝送制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192713A JPS5981729A (ja) | 1982-11-02 | 1982-11-02 | デ−タ伝送制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5981729A true JPS5981729A (ja) | 1984-05-11 |
Family
ID=16295815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57192713A Pending JPS5981729A (ja) | 1982-11-02 | 1982-11-02 | デ−タ伝送制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5981729A (ja) |
-
1982
- 1982-11-02 JP JP57192713A patent/JPS5981729A/ja active Pending
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