JPS5981734A - デ−タ序列装置 - Google Patents
デ−タ序列装置Info
- Publication number
- JPS5981734A JPS5981734A JP57191662A JP19166282A JPS5981734A JP S5981734 A JPS5981734 A JP S5981734A JP 57191662 A JP57191662 A JP 57191662A JP 19166282 A JP19166282 A JP 19166282A JP S5981734 A JPS5981734 A JP S5981734A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- input
- circuit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/22—Arrangements for sorting or merging computer data on continuous record carriers, e.g. tape, drum, disc
- G06F7/24—Sorting, i.e. extracting data from one or more carriers, rearranging the data in numerical or other ordered sequence, and rerecording the sorted data on the original carrier or on a different carrier or set of carriers sorting methods in general
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
- G06F16/90—Details of database functions independent of the retrieved data types
- G06F16/903—Querying
- G06F16/90335—Query processing
- G06F16/90348—Query processing by searching ordered data, e.g. alpha-numerically ordered data
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Databases & Information Systems (AREA)
- Computer Hardware Design (AREA)
- Computational Linguistics (AREA)
- Data Mining & Analysis (AREA)
- Calculators And Similar Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マイクロコンピュータ等を用いてなるデータ
序列装置に関する。
序列装置に関する。
一般に、中型や大型の１台のコンピュータで多数の仕事
を同時ｔこ処理させようとすると、例え高性能のもので
も処理しきれない場合がある。このため、個々の仕事を
マイクロコンピュータに移して分散化することによりフ
ァームウェアとし、取扱いの便と金テータ影のスルーブ
ツトを向上させるようになってきている。、ところで、
データの序列については従来ではソフトウェアでほとん
ど行なわれており、マイクロコンピュータのような一種
のハードウェアで廉価にかつ簡単に行なえるようにした
ものはなかった。
を同時ｔこ処理させようとすると、例え高性能のもので
も処理しきれない場合がある。このため、個々の仕事を
マイクロコンピュータに移して分散化することによりフ
ァームウェアとし、取扱いの便と金テータ影のスルーブ
ツトを向上させるようになってきている。、ところで、
データの序列については従来ではソフトウェアでほとん
ど行なわれており、マイクロコンピュータのような一種
のハードウェアで廉価にかつ簡単に行なえるようにした
ものはなかった。
本発明は、データの序列をマイクロコンピュータのよう
な一種のハードウェアで安価にかつ簡単に行なえるよう
にすることを目的とする。
な一種のハードウェアで安価にかつ簡単に行なえるよう
にすることを目的とする。
本発明はこのような目的のため上位コンピュータからラ
ンダムに入力されてくる分類可能なコード体系を有する
データをマイクロコンピュータのような一種のハードウ
ェアにて一定の序列に並べるようにしている。
ンダムに入力されてくる分類可能なコード体系を有する
データをマイクロコンピュータのような一種のハードウ
ェアにて一定の序列に並べるようにしている。
以下、本発明を図面に示す一実施例に基づいて詳細に説
明する。
明する。
図はこの実施例の回路図である。この図において、（１
）は上位コンピュータ、（２）はこの実施例のファーム
ウェア化されたデータ序列装置である。このデータ序列
装置（２）は、入力レジスタ（３）、出力レジスタ（４
）、入出力制御回路（５）、ＲＯＭ（リードオンリメモ
リ）（６）、ＣＰＵ （中央処理装置）（７）、制御回
路（８） 、ＲＡＭ （ランダムアクセスメモリ） （
９） 、比較回路Ｃ１ｌ 、第１アドレスカウンタａυ
、アドレス演算回路（２）、−第２アドレスカウンタ（
至）、奇数／ ４Ｆｍ 数回路α→、アンド回路αυ、
スタート信号発生回路Ｈ。
）は上位コンピュータ、（２）はこの実施例のファーム
ウェア化されたデータ序列装置である。このデータ序列
装置（２）は、入力レジスタ（３）、出力レジスタ（４
）、入出力制御回路（５）、ＲＯＭ（リードオンリメモ
リ）（６）、ＣＰＵ （中央処理装置）（７）、制御回
路（８） 、ＲＡＭ （ランダムアクセスメモリ） （
９） 、比較回路Ｃ１ｌ 、第１アドレスカウンタａυ
、アドレス演算回路（２）、−第２アドレスカウンタ（
至）、奇数／ ４Ｆｍ 数回路α→、アンド回路αυ、
スタート信号発生回路Ｈ。
およびレディ／ビジィ・信号（割込信号）発生回路α力
を有している。入力レジスタ（３）は上位コンピュータ
（１）からのデータをＣＰ Ｕ （ｙ）に送る。出方レ
ジスタ（４）はＣＰ Ｕ （７）からのデータを上位コ
ンピュータ（１）に送る。入出力制御回路（５）はその
データの人出力を制御する。ＲＯＭ（６）には上位コン
ピュータ（１）から入力されてくるデータを処理するプ
ログラムがメモリされる。ＣＰＵ（７）は全体の制御を
行う。制御回路（８）はＣＰＵ（７）からの信号により
各回路等（９）〜０′３の動作を制御する。比較回路（
ＩＧは分類可能なコード体系を有するデータを一定の序
列（例えば小さい数の順）でＲＡＭ（９）の各アドレス
番号順に並べたい場合にＣＰ Ｕ （７）から入力され
てくるデータと、ＲＡＭ（９）に既にメモリさ、れてい
るデータとをその序列にしたがって比較する。第１．第
２アドレスカウノタ０ηα［有］、アドレス演算回路（
６）等の機能については次の動作説明で明らかにする。
を有している。入力レジスタ（３）は上位コンピュータ
（１）からのデータをＣＰ Ｕ （ｙ）に送る。出方レ
ジスタ（４）はＣＰ Ｕ （７）からのデータを上位コ
ンピュータ（１）に送る。入出力制御回路（５）はその
データの人出力を制御する。ＲＯＭ（６）には上位コン
ピュータ（１）から入力されてくるデータを処理するプ
ログラムがメモリされる。ＣＰＵ（７）は全体の制御を
行う。制御回路（８）はＣＰＵ（７）からの信号により
各回路等（９）〜０′３の動作を制御する。比較回路（
ＩＧは分類可能なコード体系を有するデータを一定の序
列（例えば小さい数の順）でＲＡＭ（９）の各アドレス
番号順に並べたい場合にＣＰ Ｕ （７）から入力され
てくるデータと、ＲＡＭ（９）に既にメモリさ、れてい
るデータとをその序列にしたがって比較する。第１．第
２アドレスカウノタ０ηα［有］、アドレス演算回路（
６）等の機能については次の動作説明で明らかにする。
次に動作を説明する。この説明の便宜上、データは分類
可能なコード体系を有するデータ系列（例えば数字の組
合わせ）で同一番号はないものとする。また、一定の序
列として例えば小さい数の順を考える。
可能なコード体系を有するデータ系列（例えば数字の組
合わせ）で同一番号はないものとする。また、一定の序
列として例えば小さい数の順を考える。
先ず、最初にスタート指令信号が上位コンピュータ（１
）かスタート信号発生回路ＯＱに入力される。
）かスタート信号発生回路ＯＱに入力される。
スタート信号発生回路ａＱが入出力制御回路（５）を介
してＣＰ Ｕ （７）にスタート信号を入力する。こう
してデータ序列動作が開始する。この開始時点ではＲＡ
Ｍ（９）のメモリ内容はクリアされている。このような
状態で１番目のデータが上位コンピュータ（１）からデ
ータバスを通って入力レジスタ（３）に入力されるとと
もに、ＣＰ Ｕ （７）からＲＡＭ（９）のアドレス番
号「０」のアドレスに送られてメモリされる。このとき
、同時に制御回路（８）により、第１アドレスカウンタ
（１υはカウント値をｒＯＪにセットされる。次に、２
番目のデータがＣＰ Ｕ （７）がらＲＡＭ（９）は入
力されると、比較回路図がアドレス番号ｒＯＪのアドレ
スにおける１番目のデータと２番目のデータとの間で大
小を比較する。２番目のデータの方が小さいとの比較出
力により１番目のデータはアドレス番号「１」のアドレ
スへ移され、２番目のデータがアドレス番号「０」のア
ドレスに入いる。逆に、１番目のデータの方が小さいと
の比較出方により、１番目のデータはそのままになり、
２番目のデータがアドレス番号「１」のアドレスに入い
る。このとき第１アドレスカウンタａηのカウント値は
「１」になる。続いて、８番目のデータがＲＡＭ（９）
に入力されると、比較回路ＱＱにより、先ず、１番目と
８番目のデータとの間で大小比較がなされ、次いで２番
目と３番目のデータとの間で大小比較がなされる。
してＣＰ Ｕ （７）にスタート信号を入力する。こう
してデータ序列動作が開始する。この開始時点ではＲＡ
Ｍ（９）のメモリ内容はクリアされている。このような
状態で１番目のデータが上位コンピュータ（１）からデ
ータバスを通って入力レジスタ（３）に入力されるとと
もに、ＣＰ Ｕ （７）からＲＡＭ（９）のアドレス番
号「０」のアドレスに送られてメモリされる。このとき
、同時に制御回路（８）により、第１アドレスカウンタ
（１υはカウント値をｒＯＪにセットされる。次に、２
番目のデータがＣＰ Ｕ （７）がらＲＡＭ（９）は入
力されると、比較回路図がアドレス番号ｒＯＪのアドレ
スにおける１番目のデータと２番目のデータとの間で大
小を比較する。２番目のデータの方が小さいとの比較出
力により１番目のデータはアドレス番号「１」のアドレ
スへ移され、２番目のデータがアドレス番号「０」のア
ドレスに入いる。逆に、１番目のデータの方が小さいと
の比較出方により、１番目のデータはそのままになり、
２番目のデータがアドレス番号「１」のアドレスに入い
る。このとき第１アドレスカウンタａηのカウント値は
「１」になる。続いて、８番目のデータがＲＡＭ（９）
に入力されると、比較回路ＱＱにより、先ず、１番目と
８番目のデータとの間で大小比較がなされ、次いで２番
目と３番目のデータとの間で大小比較がなされる。
８番目のデータが１番目のデータより小さければアドレ
ス番号ｒＯＪ Ｉｌｌ ｒ２Ｊの各アドレスには３番目
、１番目、２番目（イ且し、１番目のデータが２番目の
データより小さいものとする）のデータがそれぞれこの
順序で入力され、８番目のデータが２番目のデータより
も大きければ、アドレス番号ｒＯＪ ｒｌＪ ｒ２Ｊの
各アドレスには１番目、２番目、８番目のデータがそれ
ぞれこの順序で入力される。
ス番号ｒＯＪ Ｉｌｌ ｒ２Ｊの各アドレスには３番目
、１番目、２番目（イ且し、１番目のデータが２番目の
データより小さいものとする）のデータがそれぞれこの
順序で入力され、８番目のデータが２番目のデータより
も大きければ、アドレス番号ｒＯＪ ｒｌＪ ｒ２Ｊの
各アドレスには１番目、２番目、８番目のデータがそれ
ぞれこの順序で入力される。
このとき同時に第１アドレスカウンタ０υのカウント値
は「８」になる、このようにして、順次、データの大小
比較が行われる。そして、ｎ番目のデータがＲＡＭ（９
）に入力されてきた場合、ｎ番目のデータと最低〜位の
アドレス番号ｒＯＪのアドレスにメモリされているデー
タとの間での大小比較と、ｎ番目のデータと最高位のア
ドレス番号［ｎ−２Ｊのアドレスにメモリされているデ
ータとの間での大小比較とが行われる。前者であれば、
ｎ番目のデータを最低位のアドレス番号「０」のアドレ
スに入れるとともに他のデータをアドレス番号が１つだ
け大きいアドレスへ移し変える。後者であればｎ番目の
データをアドレス番号［ｎ−ＩＪのアドレスに入れる。
は「８」になる、このようにして、順次、データの大小
比較が行われる。そして、ｎ番目のデータがＲＡＭ（９
）に入力されてきた場合、ｎ番目のデータと最低〜位の
アドレス番号ｒＯＪのアドレスにメモリされているデー
タとの間での大小比較と、ｎ番目のデータと最高位のア
ドレス番号［ｎ−２Ｊのアドレスにメモリされているデ
ータとの間での大小比較とが行われる。前者であれば、
ｎ番目のデータを最低位のアドレス番号「０」のアドレ
スに入れるとともに他のデータをアドレス番号が１つだ
け大きいアドレスへ移し変える。後者であればｎ番目の
データをアドレス番号［ｎ−ＩＪのアドレスに入れる。
このとき同時に第１アドレスカウンタαυのカウント値
はＩｎ−ＩＪになる。ところが、この両者のいずれでも
ないとの比較出力があったときには、アドレス演算回路
＠によりアドレス番号ｒＯＪ〜ｒｎ−ＩＪ（７） ７
トｌ／ ス演算を行ってアドレスの領域ヲ２つに分け、
（ただし、各領域に属するアドレス数が共に偶数になる
場合は勿論のこと、偶数と奇数、共に奇数の組合わせで
もよい。）半分の領域を第２アドレスカウンタα葎に設
定する。そして、ｎ番目のデータがこの領域のいずれに
はいるがをチェックした後、一方の領域にはいるときに
はこのｎ番目のデータをこの領域におけるアドレス番号
が最低位と最高位のアドレスにメモリされているデータ
との間で上記と同様の大小比較ならびにデータの並び換
えを行う。この領域にはいつたものの、上述したような
前者と後者のいずれでもないとの比較出力があったとき
には、更にこの領域を２つに分けて同様のことを繰返す
。このようにして、最終的には、ｎ番目のデータがどの
アドレス番号のアドレスにはいるべきかが確定する。こ
うして、１番目からｎ番目までのデータの序列が定まる
。このとき同時に第１アドレスカウンタ０］）はカウン
ト値が「ｎ−ＩＪになる。
はＩｎ−ＩＪになる。ところが、この両者のいずれでも
ないとの比較出力があったときには、アドレス演算回路
＠によりアドレス番号ｒＯＪ〜ｒｎ−ＩＪ（７） ７
トｌ／ ス演算を行ってアドレスの領域ヲ２つに分け、
（ただし、各領域に属するアドレス数が共に偶数になる
場合は勿論のこと、偶数と奇数、共に奇数の組合わせで
もよい。）半分の領域を第２アドレスカウンタα葎に設
定する。そして、ｎ番目のデータがこの領域のいずれに
はいるがをチェックした後、一方の領域にはいるときに
はこのｎ番目のデータをこの領域におけるアドレス番号
が最低位と最高位のアドレスにメモリされているデータ
との間で上記と同様の大小比較ならびにデータの並び換
えを行う。この領域にはいつたものの、上述したような
前者と後者のいずれでもないとの比較出力があったとき
には、更にこの領域を２つに分けて同様のことを繰返す
。このようにして、最終的には、ｎ番目のデータがどの
アドレス番号のアドレスにはいるべきかが確定する。こ
うして、１番目からｎ番目までのデータの序列が定まる
。このとき同時に第１アドレスカウンタ０］）はカウン
ト値が「ｎ−ＩＪになる。
なお、前記領域を２つに分けていくと、最終的にはこれ
以上性けられないアドレス数が「１」の奇数になる。こ
のとき（２は奇数／偶数回路αくカベ論理「１」の信号
がアンド回路０！９に入力される。これによりアンド回
路αつは論理「１」の信号を制御回路（８）に出力する
ことにより、データの序列位置が一義的に定められる。
以上性けられないアドレス数が「１」の奇数になる。こ
のとき（２は奇数／偶数回路αくカベ論理「１」の信号
がアンド回路０！９に入力される。これによりアンド回
路αつは論理「１」の信号を制御回路（８）に出力する
ことにより、データの序列位置が一義的に定められる。
全データの序列が終了するとＣＰ Ｕ （７）から入出
力制御回路（５）を経てレディ／ビジィ信号発生回路α
力にその旨の信号が入力される。
力制御回路（５）を経てレディ／ビジィ信号発生回路α
力にその旨の信号が入力される。
レディ／ビジィ信号発生回路ａηはレディ信号を上位コ
ンピュータ（１）に送ることによりデータの序列の終了
を知らせる。
ンピュータ（１）に送ることによりデータの序列の終了
を知らせる。
以上のように本発明によれば、上位コンピュータからラ
ンダムに入力されてくる分類可能なコード体系をもった
データを一定の序列にしｔこカ５つて並べる機能を入力
手段や比較手段等の一種のノ飄−ドウェアで簡単にかつ
安価に行わせること力夕できる。
ンダムに入力されてくる分類可能なコード体系をもった
データを一定の序列にしｔこカ５つて並べる機能を入力
手段や比較手段等の一種のノ飄−ドウェアで簡単にかつ
安価に行わせること力夕できる。
図は本発明の一実施例の回路図である。
（１）・・・上位コンピュータ、（２）・・・データ序
列装置、（７）・・・ＣＰＵ、 （９）・・・ＲＡＭ、
＜ｉｔ）・・・比較回路、０］）αト・・第１゜第２
アドレスカウンタ、＠・・・アドレス演算回路、０４）
・・・奇数／偶数回路 出願人 株式会社 高滓製作所 代理人 弁理士 岡田和秀
列装置、（７）・・・ＣＰＵ、 （９）・・・ＲＡＭ、
＜ｉｔ）・・・比較回路、０］）αト・・第１゜第２
アドレスカウンタ、＠・・・アドレス演算回路、０４）
・・・奇数／偶数回路 出願人 株式会社 高滓製作所 代理人 弁理士 岡田和秀
Claims (1)
- （１）上位コンピュータからランダムに入力されてくる
分類可能なコード体系を有するデータをメモリに入力す
る手段と、メモリに入力される第１テータをメモリの各
アドレスに既に一定の序列にし＼ たがって入力されているデータの内、最低位と最高位の
アドレス番号を有するアドレスにそれぞれ入力されてい
る第２．第８データとの間で序列を比較する手段と、第
１データが、第２データよりも低位または第８データよ
りも高位のアドレス番号を有するアドレスに入力される
べきとの比較出力により第１データを最低位または最高
位のアドレス番号を有するアドレスに入力し、いずれで
もないとの比較出力により最低位から最高位までのアド
レス番号を有するアドレスを少なくとも２つの領域に分
けるとともに第１データがいずれの領域に入いるかをチ
ェックして後、前記比較を繰返す手段とを有するテータ
序列装慟。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57191662A JPS5981734A (ja) | 1982-10-30 | 1982-10-30 | デ−タ序列装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57191662A JPS5981734A (ja) | 1982-10-30 | 1982-10-30 | デ−タ序列装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5981734A true JPS5981734A (ja) | 1984-05-11 |
Family
ID=16278367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57191662A Pending JPS5981734A (ja) | 1982-10-30 | 1982-10-30 | デ−タ序列装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5981734A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4798517A (en) * | 1986-09-30 | 1989-01-17 | Mitsubishi Jidousha Kogyo Kabushiki Kaisha | Pump |
-
1982
- 1982-10-30 JP JP57191662A patent/JPS5981734A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4798517A (en) * | 1986-09-30 | 1989-01-17 | Mitsubishi Jidousha Kogyo Kabushiki Kaisha | Pump |
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