JPS60160741A - デ−タ転送監視回路 - Google Patents
デ−タ転送監視回路Info
- Publication number
- JPS60160741A JPS60160741A JP1749784A JP1749784A JPS60160741A JP S60160741 A JPS60160741 A JP S60160741A JP 1749784 A JP1749784 A JP 1749784A JP 1749784 A JP1749784 A JP 1749784A JP S60160741 A JPS60160741 A JP S60160741A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- parity
- data signal
- data
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012546 transfer Methods 0.000 title abstract description 25
- 238000012545 processing Methods 0.000 abstract description 58
- 230000005540 biological transmission Effects 0.000 abstract description 4
- 238000012544 monitoring process Methods 0.000 description 40
- 238000004891 communication Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
- H03M13/098—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit using single parity bit
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、バースト的なデータ転送、特に時分割パルス
符号変調通信でのバースト的なデータ転送の場合に、転
送されたデータ信号に誤りが起きていないかどうかを監
視するためのデータ転送監視回路に関する。
符号変調通信でのバースト的なデータ転送の場合に、転
送されたデータ信号に誤りが起きていないかどうかを監
視するためのデータ転送監視回路に関する。
第１図に、時分割パルス符号変調（以下、ｐｃＭという
。）などに採用されているデータ転送の従来例監視回路
の構成を示す。ＰＣ，Ｍ通信ではデータがバースト的で
あるため（以下、データバーストという。）、これらの
データバーストに対してデータの先頭のビットの識別や
データの種類の識別などが必要となる。これらのために
各データ信号処理回路１０．２０．３０で、それぞれデ
ータバーストの先頭に前置語を付加し、またデータ信号
の信頼性を向上させるために誤り訂正を行い、パリティ
ピットをデータバーストの後に後置語として付加し、さ
らには、打合せ回線用のデータを付加するなどの種々の
処理が行われる。これらの回路１Ｏ１２０，３０では、
通信するための入力データ部分そのものには全（処理が
加えられていない。
。）などに採用されているデータ転送の従来例監視回路
の構成を示す。ＰＣ，Ｍ通信ではデータがバースト的で
あるため（以下、データバーストという。）、これらの
データバーストに対してデータの先頭のビットの識別や
データの種類の識別などが必要となる。これらのために
各データ信号処理回路１０．２０．３０で、それぞれデ
ータバーストの先頭に前置語を付加し、またデータ信号
の信頼性を向上させるために誤り訂正を行い、パリティ
ピットをデータバーストの後に後置語として付加し、さ
らには、打合せ回線用のデータを付加するなどの種々の
処理が行われる。これらの回路１Ｏ１２０，３０では、
通信するための入力データ部分そのものには全（処理が
加えられていない。
データ信号処理・監視回路１００とデータ信号処理・監
視回路２００との間の動作について説明する。
視回路２００との間の動作について説明する。
ここで、回路２００と３００との間の動作についても以
下に説明される動作と同様である。データ信号処理回路
１０のＮ本の出力データは、データ信号出力端子Ｉ８へ
出力されるとともにパリティ発生回路１１に入力される
。この回路１１では、ハリティ信号が生成され、パリテ
ィ信号出力端子１９へ出力される。データ信号とパリテ
ィ信号はそれぞれ次段２００のデータ信号入力端子２６
またはパリティ信号入力端子２７を通して次段２００の
ハリティ検査回路１２へ入力される。パリティとしては
後述するような奇数パリティなどが用いられる。この回
路１２０では、データ信号処理・監視１００と２００と
の間で起きた誤りがパリティエラーとしてデータ転送監
視結果出力端子２５に出力される。このようにして、回
路ｌＯＯと回路２００との間でデータ転送に誤りがあっ
たかどうかが監視される。
下に説明される動作と同様である。データ信号処理回路
１０のＮ本の出力データは、データ信号出力端子Ｉ８へ
出力されるとともにパリティ発生回路１１に入力される
。この回路１１では、ハリティ信号が生成され、パリテ
ィ信号出力端子１９へ出力される。データ信号とパリテ
ィ信号はそれぞれ次段２００のデータ信号入力端子２６
またはパリティ信号入力端子２７を通して次段２００の
ハリティ検査回路１２へ入力される。パリティとしては
後述するような奇数パリティなどが用いられる。この回
路１２０では、データ信号処理・監視１００と２００と
の間で起きた誤りがパリティエラーとしてデータ転送監
視結果出力端子２５に出力される。このようにして、回
路ｌＯＯと回路２００との間でデータ転送に誤りがあっ
たかどうかが監視される。
ところで、このような構成の回路では、データ信号処理
回路ごとにパリティ発生回路とパリティ検査回路とをそ
れぞれ別々に備えなければならず不経済である。また、
パリティ検出は各データ信号処理回路間のみで各回路内
で信号誤りが起きてもこれを検出および監視することが
できない欠点があった。
回路ごとにパリティ発生回路とパリティ検査回路とをそ
れぞれ別々に備えなければならず不経済である。また、
パリティ検出は各データ信号処理回路間のみで各回路内
で信号誤りが起きてもこれを検出および監視することが
できない欠点があった。
本発明は、前述の欠点を解決するもので、パリティ検査
回路を省いて回路構成を簡略化するとともに、排他的論
理和回路と論理積回路とを加えることによって、伝送路
だけでなくデータ信号処理回路内でのパリティ検査をも
実施できるデータ転送監視回路を提供することを目的と
する。
回路を省いて回路構成を簡略化するとともに、排他的論
理和回路と論理積回路とを加えることによって、伝送路
だけでなくデータ信号処理回路内でのパリティ検査をも
実施できるデータ転送監視回路を提供することを目的と
する。
本発明は、複数の並列データ信号がバースト状に転送さ
れように従続的に接続された回路のそれぞれに、上記並
列データ信号に基づきパリティ出力を生成するパリティ
発生回路と、このパリティ発生回路のパリティ出力と前
段回路のパリティ発生回路のパリティ出力との排他的論
理和演算を行う第一の演算回路と、この第一の演算回路
の出力と、上記並列データ信号のデータ信号部分を示す
データゲートとの論理積演算を行う第二の演算回路とを
備え転送中に発生するデータ信号誤りが検出されること
を特徴とする。
れように従続的に接続された回路のそれぞれに、上記並
列データ信号に基づきパリティ出力を生成するパリティ
発生回路と、このパリティ発生回路のパリティ出力と前
段回路のパリティ発生回路のパリティ出力との排他的論
理和演算を行う第一の演算回路と、この第一の演算回路
の出力と、上記並列データ信号のデータ信号部分を示す
データゲートとの論理積演算を行う第二の演算回路とを
備え転送中に発生するデータ信号誤りが検出されること
を特徴とする。
■以下、本発明実施例回路を図に基づいて説明する。第
２図は、この実施例回路の構成を示す回路構成図である
。
２図は、この実施例回路の構成を示す回路構成図である
。
まず、この実施例回路の構成と接続を第２図に基づいて
説明する。この実施例回路は、第一のデータ信号処理・
監視口＠ １００ａと、第二のデータ信号処理・監視回
路２００ａと、第三のデータ信号処理・監視回路３００
ａとで構成され、ここで、第一のデータ処理・監視回路
１００ａは、第一のデータ信号処理回路１０と、パリテ
ィ発生回路１１と、排他的論理和回路１２と、論理積回
路１３と、デークゲ−１・入力端子１４と、データ転送
監視結果出力端子１５と、データ信号入力端子１６と、
パリティ信号入力端子１７と、データ信号出力端子１８
と、パリティ信号出力端子１９とで構成され、また、第
二のデータ信号処理・監視回路２００ａは第二のデータ
信号処理回路２０と、パリティ発生回路２１と、排他的
論理和回路２２と、論理積回路２３と、データゲート入
力端子２４と、データ転送監視結果出力端子部と、デー
タ゛信号入力端子２６と、パリティ信号入力端子２７と
、データ信号出力端子２８と、パリティ信号出力端子２
９とで構成され、また、第三のデータ信号処理・監視回
路３００ａは、第三のデータ信号処理回路３０と、パリ
ティ発生回路３１と、排他的論理和回路３２と、論理積
回路３３と、データゲート入力端子３４と、データ転送
監視結果出力端子３５と、データ信号入力端子３６と、
パリティ信号入力端子３７と、データ信号出力端子３８
と、パリティ信号出力端子３９とで構成される。第一の
データ信号処理・監視回路１００ａのデータ信号出力端
子１８およびパリティ信号出力端子１９のそれぞれは、
第二のデータ信号処理・監視回路２００ａのデータ信号
入力端子２６およびパリティ信号入力端子２７のそれぞ
れに接続され、また、第二のデータ信号処理・監視回路
２００ａのデータ信号出力端子２８およびパリティ信号
出力端子２９のそれぞれは、第三のデータ信号処理・監
視回路３００ａのデータ信号入力端子３６およびパリテ
ィ信号出力端子３７のそれぞれに接続される。
説明する。この実施例回路は、第一のデータ信号処理・
監視口＠ １００ａと、第二のデータ信号処理・監視回
路２００ａと、第三のデータ信号処理・監視回路３００
ａとで構成され、ここで、第一のデータ処理・監視回路
１００ａは、第一のデータ信号処理回路１０と、パリテ
ィ発生回路１１と、排他的論理和回路１２と、論理積回
路１３と、デークゲ−１・入力端子１４と、データ転送
監視結果出力端子１５と、データ信号入力端子１６と、
パリティ信号入力端子１７と、データ信号出力端子１８
と、パリティ信号出力端子１９とで構成され、また、第
二のデータ信号処理・監視回路２００ａは第二のデータ
信号処理回路２０と、パリティ発生回路２１と、排他的
論理和回路２２と、論理積回路２３と、データゲート入
力端子２４と、データ転送監視結果出力端子部と、デー
タ゛信号入力端子２６と、パリティ信号入力端子２７と
、データ信号出力端子２８と、パリティ信号出力端子２
９とで構成され、また、第三のデータ信号処理・監視回
路３００ａは、第三のデータ信号処理回路３０と、パリ
ティ発生回路３１と、排他的論理和回路３２と、論理積
回路３３と、データゲート入力端子３４と、データ転送
監視結果出力端子３５と、データ信号入力端子３６と、
パリティ信号入力端子３７と、データ信号出力端子３８
と、パリティ信号出力端子３９とで構成される。第一の
データ信号処理・監視回路１００ａのデータ信号出力端
子１８およびパリティ信号出力端子１９のそれぞれは、
第二のデータ信号処理・監視回路２００ａのデータ信号
入力端子２６およびパリティ信号入力端子２７のそれぞ
れに接続され、また、第二のデータ信号処理・監視回路
２００ａのデータ信号出力端子２８およびパリティ信号
出力端子２９のそれぞれは、第三のデータ信号処理・監
視回路３００ａのデータ信号入力端子３６およびパリテ
ィ信号出力端子３７のそれぞれに接続される。
第一のデータ信号処理・監視回路１００ａでは、データ
信号入力端子１６は第一のデータ信号処理回路１０の入
力に接続され、第一のデータ信号処理回路１０の出力は
データ信号出力端子１８およびパリティ発生回路Ｉｆの
入力に接続される。パリティ発生回路１１の出力はパリ
ティ信号出力端子】７および排他的論理和回路１２の一
方の入力に接続される。排他的論理和回路１２の他方の
入力はパリティ信号入力端子１４に接続され〜また、排
他的論理和回路１２の出力は論理積回路１３の一方の入
力に接続される。
信号入力端子１６は第一のデータ信号処理回路１０の入
力に接続され、第一のデータ信号処理回路１０の出力は
データ信号出力端子１８およびパリティ発生回路Ｉｆの
入力に接続される。パリティ発生回路１１の出力はパリ
ティ信号出力端子】７および排他的論理和回路１２の一
方の入力に接続される。排他的論理和回路１２の他方の
入力はパリティ信号入力端子１４に接続され〜また、排
他的論理和回路１２の出力は論理積回路１３の一方の入
力に接続される。
論理積回路１３の他方の入力はデータゲート入力端子１
４に接続され、また、論理積回路１３の出力はデータ転
送監視結果出力端子１５に接続され、また、第二のデー
タ信号処理・監視回路２００ａでは、データ信号入力端
子２６は第二のデータ信号処理回路２０の入力に接続さ
れ、第二のデータ信号処理回路２０の出力はデータ信号
出力端子２８およびパリティ発生回路２１の入力に接続
される。パリティ発生回路２１の出力はパリティ信号出
力端子２７および排他的論理和回路２２の一方の入力に
接続される。排他的論理和回路２２の他方の入力はパリ
ティ信号入力端子２４に接続され、また、排他的論理和
回路２２の出力は論理積回路詔の一方の入力に接続され
る。
４に接続され、また、論理積回路１３の出力はデータ転
送監視結果出力端子１５に接続され、また、第二のデー
タ信号処理・監視回路２００ａでは、データ信号入力端
子２６は第二のデータ信号処理回路２０の入力に接続さ
れ、第二のデータ信号処理回路２０の出力はデータ信号
出力端子２８およびパリティ発生回路２１の入力に接続
される。パリティ発生回路２１の出力はパリティ信号出
力端子２７および排他的論理和回路２２の一方の入力に
接続される。排他的論理和回路２２の他方の入力はパリ
ティ信号入力端子２４に接続され、また、排他的論理和
回路２２の出力は論理積回路詔の一方の入力に接続され
る。
論理積回路２３の他方の入力はデータデー１−入力端子
２４に接続され、また、論理積回路２３の出力はデータ
転送監視結果出力端子５に接続され、また、第三のデー
タ信号処理・監視回路３００ａでは、データ信号入力端
子３６は第三のデータ信号処理回路３００Å力に接続さ
れ、第三のデータ信号処理回路３０の出力はデータ信号
出力端子３８およびパリティ発生回路３１の入力に接続
される。パリティ発生回路３１の出力はパリティ信号出
力端子３９および排他的論理和回路器の一方の入力に接
続される。排他的論理和回路３２の他方の入力はパリテ
ィ信号入力端子３４に接続され、また、排他的論理和回
路３２の出力は論理積回路３３の一方の入力に接続され
る。
２４に接続され、また、論理積回路２３の出力はデータ
転送監視結果出力端子５に接続され、また、第三のデー
タ信号処理・監視回路３００ａでは、データ信号入力端
子３６は第三のデータ信号処理回路３００Å力に接続さ
れ、第三のデータ信号処理回路３０の出力はデータ信号
出力端子３８およびパリティ発生回路３１の入力に接続
される。パリティ発生回路３１の出力はパリティ信号出
力端子３９および排他的論理和回路器の一方の入力に接
続される。排他的論理和回路３２の他方の入力はパリテ
ィ信号入力端子３４に接続され、また、排他的論理和回
路３２の出力は論理積回路３３の一方の入力に接続され
る。
論理積回路３３の他方の入力はデータゲート入力端子３
４に接続され、また、論理積回路３３の出力ばデータ転
送監視結果出力端子３５に接続される。
４に接続され、また、論理積回路３３の出力ばデータ転
送監視結果出力端子３５に接続される。
次に、この実施例回路の動作を第２図に基づいて説明す
る。まず、第一のデータ信号処理・監視回路１００ａと
、第二のデータ信号処理・監視回路２００ａとでの動作
を説明する。
る。まず、第一のデータ信号処理・監視回路１００ａと
、第二のデータ信号処理・監視回路２００ａとでの動作
を説明する。
第一のデータ信号処理回路１０のｒＮＪ本の出力データ
はデータ信号出力端子１８へ出力されるとともに、パリ
ティ発生回路１１に入力される。この回路１１では、パ
リティ信号がつくられパリティ信号出力端子Ｉ９に出力
される。ｒＮＪ本のデータ信号とｒＮ＋ＩＪ本目のパリ
ティ信号とは、それぞれデータ信号人力６ｉ：ｉ子２６
またはパリティ入力端子２７を通して次段の第二のデー
タ信号処理回路２０または排他的論理和回路２２へ入力
される。ｒＮＪ本のデータ信号は、データ信号処理回路
２０にて、前置語または後置語を付加されるなどの必要
な処理を加えられただ後に、パリティ発生回路２１へ入
力されてパリティ信号が新たにつくられる。パリティに
は、例えば奇数パリティがあり、こればｒＮＪ本のデー
タ信号とパリティ信号とを含めたｒＮ＋１」本の信号の
中で「１」となるピントの数が奇数個となるものである
。パリティ発生回路では、このように「１」となるビッ
トの数が奇数１１Ｍ＋となるようにｒＮ＋１ｊ本目のパ
リティ信号がつくられる。したがって、パリティ検査で
はｒＮ−１−ＩＪ本の信号に含まれる「１」の数が奇数
かどうかが検査される。前段１００ａのパリティ発生回
路１１でつくられたパリティ信号とこの段２００ａのパ
リティ発生回路２１でつくられたパリティ信号とは、処
理を加えられていないデータ信号の部分については回路
１００ａと回路２００ａとの伝送路間およびデータ信号
処理回路２０において誤りがともにない場合には、全く
同一の信号となるので、この両方のパリティ信号を入力
とする排他的論理和回路２２の出力は「０」となり、す
なわち誤りがないことを示す。しかし、この回路２２の
出力はデータ信号以外の処理を付加された部分も含むの
で、処理を加えられていない部分をとり出すためにデー
タゲート入力端子２４からデータ信号の部分だけを示す
データゲート信号を入力して、論理積回路２３で演算が
実行され、データ信号の部分のパリティ検査の結果すな
わちデータ転送監視結果がデータ転送監視結果出力端子
２５に出力される。
はデータ信号出力端子１８へ出力されるとともに、パリ
ティ発生回路１１に入力される。この回路１１では、パ
リティ信号がつくられパリティ信号出力端子Ｉ９に出力
される。ｒＮＪ本のデータ信号とｒＮ＋ＩＪ本目のパリ
ティ信号とは、それぞれデータ信号人力６ｉ：ｉ子２６
またはパリティ入力端子２７を通して次段の第二のデー
タ信号処理回路２０または排他的論理和回路２２へ入力
される。ｒＮＪ本のデータ信号は、データ信号処理回路
２０にて、前置語または後置語を付加されるなどの必要
な処理を加えられただ後に、パリティ発生回路２１へ入
力されてパリティ信号が新たにつくられる。パリティに
は、例えば奇数パリティがあり、こればｒＮＪ本のデー
タ信号とパリティ信号とを含めたｒＮ＋１」本の信号の
中で「１」となるピントの数が奇数個となるものである
。パリティ発生回路では、このように「１」となるビッ
トの数が奇数１１Ｍ＋となるようにｒＮ＋１ｊ本目のパ
リティ信号がつくられる。したがって、パリティ検査で
はｒＮ−１−ＩＪ本の信号に含まれる「１」の数が奇数
かどうかが検査される。前段１００ａのパリティ発生回
路１１でつくられたパリティ信号とこの段２００ａのパ
リティ発生回路２１でつくられたパリティ信号とは、処
理を加えられていないデータ信号の部分については回路
１００ａと回路２００ａとの伝送路間およびデータ信号
処理回路２０において誤りがともにない場合には、全く
同一の信号となるので、この両方のパリティ信号を入力
とする排他的論理和回路２２の出力は「０」となり、す
なわち誤りがないことを示す。しかし、この回路２２の
出力はデータ信号以外の処理を付加された部分も含むの
で、処理を加えられていない部分をとり出すためにデー
タゲート入力端子２４からデータ信号の部分だけを示す
データゲート信号を入力して、論理積回路２３で演算が
実行され、データ信号の部分のパリティ検査の結果すな
わちデータ転送監視結果がデータ転送監視結果出力端子
２５に出力される。
次に、第二のデータ信号・監視回路２００ａと第三のデ
ータ信号処理・監視回路３００ａとでの動作を説明する
。
ータ信号処理・監視回路３００ａとでの動作を説明する
。
第二のデータ信号処理回路２０のｒＮＪ本の出力データ
はデータ信号出力端子２８へ出力されるとともに、パリ
ティ発生回路２１に入力される。この回路２１では、パ
リティ信号がつくられたパリティ信号出力端子２９に出
力される。ｒＮＪ本のデータ信号とｒＮ＋ＩＪ本目のパ
９ティ信号とは、それぞれデータ信号入力端子３Ｇまた
はパリティ信号入力端子３７を通して次段の第三のデー
タ信号処理回路３０または排他的論理和回路３２へ入力
される。ｒＮＪ置語または後置語を付加されるなどの必
要な処理を加えられた後にパリティ発生回′ｒｌＰｆ３
１へ入力されてパリティが新たにつくられる。パリティ
には、例えば奇数パリティがあり、これはｒＮＪ本のデ
ータ信号とパリティ信号とを含めたｒＮ＋ＩＪ本の信号
の中で「１」となるピッＩ・の数が奇数個となるように
ｒＮ＋ＩＪ本目のパ９ティ信号がつくられる。したがっ
て、パリティ検査ではｒＮ−１−ＩＪ本の信号に含まれ
る「１」の数が奇数かどうかが検査される。前段２００
ａのパリティ発生回路２１でつくられたパリティ信号と
この段３００ａのパリティ発生回路３１でつくられたパ
リティ信号とは、処理を加えられていないデータ信号の
部分については回路２００ａと回路３００ａとの伝送路
間およびデータ信号処理回路３０において娯りがともに
ない場合には、全く同一の信号となるので、この両方の
パリティ信号を入力とする排他的論理和回路３２の出力
は「０」となり、すなわち誤りがないことを示す。しか
し、この回路３２の出力はデータ信号以外の処理を付加
された部分も含むので、処理を加えられていない部分を
とり出すためにデータゲート入力端子３４からデータ信
号の部分だけを示すデータゲ−１・信号を入力して、論
理積回路２３で演算が実行され、データ信号の部分のパ
リティ検査の結果すなわちデータ転送監視結果がデータ
転送監視結果出力端子３５に出力される。
はデータ信号出力端子２８へ出力されるとともに、パリ
ティ発生回路２１に入力される。この回路２１では、パ
リティ信号がつくられたパリティ信号出力端子２９に出
力される。ｒＮＪ本のデータ信号とｒＮ＋ＩＪ本目のパ
９ティ信号とは、それぞれデータ信号入力端子３Ｇまた
はパリティ信号入力端子３７を通して次段の第三のデー
タ信号処理回路３０または排他的論理和回路３２へ入力
される。ｒＮＪ置語または後置語を付加されるなどの必
要な処理を加えられた後にパリティ発生回′ｒｌＰｆ３
１へ入力されてパリティが新たにつくられる。パリティ
には、例えば奇数パリティがあり、これはｒＮＪ本のデ
ータ信号とパリティ信号とを含めたｒＮ＋ＩＪ本の信号
の中で「１」となるピッＩ・の数が奇数個となるように
ｒＮ＋ＩＪ本目のパ９ティ信号がつくられる。したがっ
て、パリティ検査ではｒＮ−１−ＩＪ本の信号に含まれ
る「１」の数が奇数かどうかが検査される。前段２００
ａのパリティ発生回路２１でつくられたパリティ信号と
この段３００ａのパリティ発生回路３１でつくられたパ
リティ信号とは、処理を加えられていないデータ信号の
部分については回路２００ａと回路３００ａとの伝送路
間およびデータ信号処理回路３０において娯りがともに
ない場合には、全く同一の信号となるので、この両方の
パリティ信号を入力とする排他的論理和回路３２の出力
は「０」となり、すなわち誤りがないことを示す。しか
し、この回路３２の出力はデータ信号以外の処理を付加
された部分も含むので、処理を加えられていない部分を
とり出すためにデータゲート入力端子３４からデータ信
号の部分だけを示すデータゲ−１・信号を入力して、論
理積回路２３で演算が実行され、データ信号の部分のパ
リティ検査の結果すなわちデータ転送監視結果がデータ
転送監視結果出力端子３５に出力される。
以上の説明では、パリティを奇数パリティとして説明し
たが、これに代わり偶数パリティを含む他のパリティで
あっても本発明を実施することができる。
たが、これに代わり偶数パリティを含む他のパリティで
あっても本発明を実施することができる。
また、以上の説明では、データ信号処理回路の種類数を
ｒ３Ｊとして説明したが、ほかの種類数であっても本発
明を実施することができる。
ｒ３Ｊとして説明したが、ほかの種類数であっても本発
明を実施することができる。
本発明は、以上説明したように、従来例回路では、デー
タ信号処理・監視回路ごとに必要としていたパリティ検
査回路を不要とするものであり、経済的に優れた回路を
提供する効果がある。また、データ信号処理・監視回路
相互間の伝送路のみならず、データ信号処理回路内に発
生した誤りも監視することができるので、データ転送系
のデータ転送監視を総合的に実行できる効果がある。さ
らに、データ信号処理・監視回路間で信号誤りが累積さ
れないことは従来例回路の長所であるが、本発明でもこ
の長所が損なわれない。
タ信号処理・監視回路ごとに必要としていたパリティ検
査回路を不要とするものであり、経済的に優れた回路を
提供する効果がある。また、データ信号処理・監視回路
相互間の伝送路のみならず、データ信号処理回路内に発
生した誤りも監視することができるので、データ転送系
のデータ転送監視を総合的に実行できる効果がある。さ
らに、データ信号処理・監視回路間で信号誤りが累積さ
れないことは従来例回路の長所であるが、本発明でもこ
の長所が損なわれない。
第１図は従来例回路の回ｌｉ′８構成図。
第２図は本発明実施例回路の回路構成図。
１０．２０，３０・・・データ信号処理回路、１１．２
１．３１・・・パリティ発生回路、１２．２２．３２・
・・排他的論理和回路、１３．２３．３３・・・論理積
回路、】４．２４．３４・・・データゲ−１・入力端子
、１５．２５．３５・・・データ転送監視結果出力端子
、１６．２６．３６・・・データ信号入力端子、１７．
２７．３７・・・パリティ入力端子、１８．２８．３８
・・・データ信号出力端子、１９．２９．３９・・・パ
リティ信号出力端子、１００．２００．３００．１００
ａ、２００ａ 。 ３００ａ・・・データ信号処理・監視回路、１１０．１
２０．１３０・・・パリティ検査回路。 邦 １１ 第 ２ 図 手続補正書 昭和３０年９月−り日 特許Ｂ１・ｋ 志賀 学 殿１；ｌ力 １、事件の表示 昭和５９年特 許願第１７４９７号 ２° １ｐｕｏ１ デ′−タ輻送覧ネ乳困（３補正をす
る者 事件との関係 特許出願人 ４、代理人 ５、 補正命令の日付（自発補正） ６、 補正により増加する発明の数 な し７、補正の
対象 （１） 特許請求の範囲を別紙のとおり補正する。 （２） 明細書第３頁第１０行目 「パリティ信号」を 「パリティ信号」と補正する。 （３）明細書第３頁第１４行目 「ハリティ検査回路１２」を 「パリティ検査回路１２０」と補正する。 （４） 明細書第４頁第１８行目 「転送されように」を 「転送されるように」と補正する。 〔別 紙〕 Ｃ特許請求の範囲〕 ＋１１ 複数の並列データ信号がバースＩ〜状に転送さ
れｉように従続的に接続された回路のそれぞれに、上記
並列データ信号に基づきパリティ出力を生成するパリテ
ィ発生回路と、 このパリティ発生回路のパリディ出力と前段回路のパリ
ティ発生回路のパリティ出力との排他的論理和演算を行
う第一のｆＪ算回路と、この第一の演算回路の出力と、
上記並列データ信号のデータ信号部分を示すデータゲ−
１・との論理積演算を行う第二の演算回路と を備えたことを特徴とするデータ転送監視回路。
１．３１・・・パリティ発生回路、１２．２２．３２・
・・排他的論理和回路、１３．２３．３３・・・論理積
回路、】４．２４．３４・・・データゲ−１・入力端子
、１５．２５．３５・・・データ転送監視結果出力端子
、１６．２６．３６・・・データ信号入力端子、１７．
２７．３７・・・パリティ入力端子、１８．２８．３８
・・・データ信号出力端子、１９．２９．３９・・・パ
リティ信号出力端子、１００．２００．３００．１００
ａ、２００ａ 。 ３００ａ・・・データ信号処理・監視回路、１１０．１
２０．１３０・・・パリティ検査回路。 邦 １１ 第 ２ 図 手続補正書 昭和３０年９月−り日 特許Ｂ１・ｋ 志賀 学 殿１；ｌ力 １、事件の表示 昭和５９年特 許願第１７４９７号 ２° １ｐｕｏ１ デ′−タ輻送覧ネ乳困（３補正をす
る者 事件との関係 特許出願人 ４、代理人 ５、 補正命令の日付（自発補正） ６、 補正により増加する発明の数 な し７、補正の
対象 （１） 特許請求の範囲を別紙のとおり補正する。 （２） 明細書第３頁第１０行目 「パリティ信号」を 「パリティ信号」と補正する。 （３）明細書第３頁第１４行目 「ハリティ検査回路１２」を 「パリティ検査回路１２０」と補正する。 （４） 明細書第４頁第１８行目 「転送されように」を 「転送されるように」と補正する。 〔別 紙〕 Ｃ特許請求の範囲〕 ＋１１ 複数の並列データ信号がバースＩ〜状に転送さ
れｉように従続的に接続された回路のそれぞれに、上記
並列データ信号に基づきパリティ出力を生成するパリテ
ィ発生回路と、 このパリティ発生回路のパリディ出力と前段回路のパリ
ティ発生回路のパリティ出力との排他的論理和演算を行
う第一のｆＪ算回路と、この第一の演算回路の出力と、
上記並列データ信号のデータ信号部分を示すデータゲ−
１・との論理積演算を行う第二の演算回路と を備えたことを特徴とするデータ転送監視回路。
Claims (1)
- （１）複数の並列データ信号がバースト状に転送されよ
うに従続的に接続された回路のそれぞれに、上記並列デ
ータ信号に基づきパリティ出力を生成するパリティ発生
回路と、 このパリティ発生回路のパリティ出力と前段回路のパリ
ティ発生回路のパリティ出力との排他的論理和演算を行
う第一の演算回路と、 この第一の演算回路の出力と、上記並列データ信号のデ
ータ信号部分を示すデータゲートとの論理積演算を行う
第二の演算回路と を備えたことを特徴とするデータ転送監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1749784A JPS60160741A (ja) | 1984-02-01 | 1984-02-01 | デ−タ転送監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1749784A JPS60160741A (ja) | 1984-02-01 | 1984-02-01 | デ−タ転送監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160741A true JPS60160741A (ja) | 1985-08-22 |
Family
ID=11945629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1749784A Pending JPS60160741A (ja) | 1984-02-01 | 1984-02-01 | デ−タ転送監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160741A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06125331A (ja) * | 1992-10-12 | 1994-05-06 | Nec Corp | ディジタル回線終端装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422734A (en) * | 1977-07-22 | 1979-02-20 | Hitachi Ltd | Data transfer device |
| JPS598200A (ja) * | 1982-07-02 | 1984-01-17 | Mitsubishi Electric Corp | メモリビツトエラ−監視装置 |
-
1984
- 1984-02-01 JP JP1749784A patent/JPS60160741A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422734A (en) * | 1977-07-22 | 1979-02-20 | Hitachi Ltd | Data transfer device |
| JPS598200A (ja) * | 1982-07-02 | 1984-01-17 | Mitsubishi Electric Corp | メモリビツトエラ−監視装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06125331A (ja) * | 1992-10-12 | 1994-05-06 | Nec Corp | ディジタル回線終端装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0328094B2 (ja) | ||
| US7734977B2 (en) | Method and system for error correction over serial link | |
| JPS60160741A (ja) | デ−タ転送監視回路 | |
| ES2271949T3 (es) | Alineacion de bits de paridad para eliminar errores en la conmutacion de un circuito de procesamiento activo a uno de reserva. | |
| US4939736A (en) | Protection against loss or corruption of data upon switchover of a replicated system | |
| JPH07200419A (ja) | バスインタフェース装置 | |
| JPH03272224A (ja) | 情報信号処理方法 | |
| JPS60251442A (ja) | 双方向バス用パリテイ回路 | |
| JPS59172001A (ja) | アナログ出力切換装置 | |
| CN100365966C (zh) | 实现串接监视静荷误码校验值补偿下插的方法及其装置 | |
| JP2869284B2 (ja) | シグナリング信号誤り保護回路 | |
| JP2994195B2 (ja) | Ｃｒｃ保護によるデータ伝送方式 | |
| JP3730877B2 (ja) | エラー報告方式及びその方法 | |
| JPS60182222A (ja) | パリテイ検査回路 | |
| JPH02189665A (ja) | バス方式 | |
| JPS5835623A (ja) | 自己診断機能付デイジタル出力装置 | |
| JPS61228366A (ja) | Ｌｓｉの誤動作チエツク方式 | |
| JP2789634B2 (ja) | ループ式データ伝送装置の警報検出方式 | |
| JPS55166753A (en) | Test system for checking circuit | |
| SU1005038A1 (ru) | Параллельный комбинационный сумматор | |
| JPS61142827A (ja) | 時分割多重伝送方式及びその装置 | |
| JPH09149007A (ja) | 伝送符号誤り検出方法 | |
| JPH0683293B2 (ja) | 信号処理回路 | |
| JPS6017127B2 (ja) | パリティ付加方式 | |
| JPS5855530B2 (ja) | 双方向バスのパリテイ・チエツク方式 |