JPS5982871U - 周期測定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】

第１図は従来の周期測定回路の一例を示す回路図、第２
図は本考案による周期測定回路の一実施例を示す回路図
、第３図ａ〜ｊは第２図に示す回路の各部動作波形図、
第４図、第５図は第２図に示す回路め動作を示すフロー
チャート図である。 １・・・カウンタ、２・・・クロック発振回路、３・・
・ディレィ回路、４・・・ラッチ、回路、５・・・マイ
クロプロセッサ−１６・・・アンドゲート、７．１０・
・・第１、第２．モノマルチバイブレータ回路、８，９
．１２・・・オアゲート、１１・・・後縁微分回路、１
３・・・後縁ディレィ回路。 第２図　　− 第３図 ５ １ 一一一−１，１

Claims (1)

【実用新案登録請求の範囲】
1. 周期を測定しようとする各種入力信号の後縁によってト
   リガされて時間幅Ｔ□のパルスを発生するリトリガタイ
   プの第１モノ−マルチバイブレーク回路と、この第１モ
   ノマルチバイブレータ回路の出力発生期間以外の時点に
   於いて供給される前記入力信号を取り出す第１ゲート回
   路と、前記第１モノマルチバイブレーク回路の出力発生
   期間に供給される前記入力信号を取り出す第２ゲート回
   路と、この第２ゲート回路の出力信号によりトリガされ
   て予め定められた時間幅Ｔ２のパルスを発生する第２モ
   ノマルチバイブレータ回路と、この第２モノマルチバイ
   ブレータ回路から発生される出力信号の後縁に同期して
   発生されるパルス信号と前記第１ゲート回路の出力信号
   との論理和を求める第２ゲート回路と、この第２ゲート
   回路の出力信号を多少遅らせた信号をクリア信号として
   基準クロックパルスを計数するカウンタと、前記第２ゲ
   ート回路の出力信号発生時に於ける前記カウンタの計数
   値をラッチするラッチ回路と、前記第２モノマルチバイ
   ブレータ回路から発生される出力信号の後縁を遅延して
   遅延判別信号を発生する後゛縁ディレィ回路と、前記第
   ２ゲート回路の出力信号によりインタラブドモードとな
   って前記ラッチ回路の出力信号、前記遅延判別信号およ
   び前記各入力信号を取り込むマイクロプロセッサ−とを
   備え、前記時間幅Ｔ□は前記マイクロプロセッサ−の再
   インタラブド時間以上とし、前記時間Ｔ２は各入力信号
   の周期よりも十分に短かくかつ近接して供給される入力
   信号を前記時間Ｔ□を越える時間にわたって離すために
   十分な時間に設定されており、前記マイクロプロセッサ
   −はインクラブドキード時における入力信号の種別判別
   を行なって同一種別の入力信号間の計数値を算出し、こ
   の計数値を前記遅延判別信号の有無に応じて前記時間幅
   Ｔ２に応じた修正を加えた後に前記基準クロックパルス
   を基として周期を算出して出力することを特徴とする周
   期測定回路。