JPH0449883U - - Google Patents

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JPH0449883U
JPH0449883U JP9112290U JP9112290U JPH0449883U JP H0449883 U JPH0449883 U JP H0449883U JP 9112290 U JP9112290 U JP 9112290U JP 9112290 U JP9112290 U JP 9112290U JP H0449883 U JPH0449883 U JP H0449883U
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JP9112290U
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【図面の簡単な説明】
第１図は本考案の一実施例の回路図、第２図は
第１図の実施例のタイムチヤート、第３図はＬＳ
ＩテスタによるＬＳＩの試験の方法の説明図、第
４図は従来のマルチクロツク回路の回路図、第５
図は第４図のマルチクロツク回路の動作のタイム
チヤート、第６図は第４図の回路のメモリに格納
されているデータの一例を示す図である。 １１……アツプカウンタ、１２……一致検出回
路、１３……データラツチ、１５……メモリ、１
６，１８……遅延素子、１７……オア回路、１９
……エツジ数カウンタ、２０……エツジ数メモリ
、２１……エツジ数検出回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 クロツク入力毎にカウントアツプするアツプカ
    ウンタ１１と、１レート信号中に設定するマルチ
    クロツク数を格納しているメモリ１５と、該メモ
    リ１５に格納されているデータをラツチするデー
    タラツチ１３と、前記アツプカウンタ１１の出力
    と前記データラツチ１３の出力の一致を検出して
    エツジ信号を出力する一致検出回路１２と、エツ
    ジ信号とレート信号を遅延素子１６，１８を経て
    その論理和を前記データラツチ１３に入力するオ
    ア回路１７とを備えている１レート信号中に複数
    のエツジ信号を発生するＬＳＩテスタのマルチク
    ロツク発生回路において、 前記一致検出回路１２のエツジ信号の数を数え
    てカウントアツプし、そのカウント数を前記メモ
    リ１５にアドレスとして出力するエツジ数カウン
    タ１９と、 レート信号の長さに応じて出力するエツジ数を
    格納しているエツジ数メモリ２０と、 前記エツジ数カウンタ１９の出力データと前記
    エツジ数メモリ２０の出力データとが入力されて
    その一致を検出し、一致した時にカウント制御信
    号を前記エツジ数カウンタ１９に入力してしの出
    力データをホールドさせるエツジ数検出回路２１
    とを具備することを特徴とするＬＳＩテスタのマ
    ルチクロツク発生回路。
JP9112290U 1990-08-30 1990-08-30 Pending JPH0449883U (ja)

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JP9112290U JPH0449883U (ja) 1990-08-30 1990-08-30

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JPH0449883U true JPH0449883U (ja) 1992-04-27

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