JPS5983417A - 定電流回路列 - Google Patents
定電流回路列Info
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- JPS5983417A JPS5983417A JP19427082A JP19427082A JPS5983417A JP S5983417 A JPS5983417 A JP S5983417A JP 19427082 A JP19427082 A JP 19427082A JP 19427082 A JP19427082 A JP 19427082A JP S5983417 A JPS5983417 A JP S5983417A
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- JP
- Japan
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- constant current
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Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 230000002093 peripheral effect Effects 0.000 claims abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 101710129178 Outer plastidial membrane protein porin Proteins 0.000 description 2
- 102100037820 Voltage-dependent anion-selective channel protein 1 Human genes 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 229920005994 diacetyl cellulose Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はデジタル・アナログ変換器に使用する定電流回
路列の改良に関する。
路列の改良に関する。
（ｂ） 技術の背景
近年半導体素子の著しい性能向上に支えられて発展する
デジタルデータ処理技術はＰＣＭで代表されるようなア
ナログデータ処理の分野においても広く利用されるよう
になった。
デジタルデータ処理技術はＰＣＭで代表されるようなア
ナログデータ処理の分野においても広く利用されるよう
になった。
本発明はこの分野のアナログ／デジタル相互変換におけ
る復号化即ちデジタル・アナログ変換器に使用する定電
流回路列に関するものである。第１図ははしご形抵抗回
路網によるデジタル・アナログ変換器（ＤＡＣ）の概念
図を示す。図において工は定電流源およびＲ，２Ｒは抵
抗を示し例えばＲは５０Ω、２Ｒは１００Ωである。Ｄ
Ａに＼では通常の直線復号器においてはデジタル信号の
２ｎ−１によるｎビットに対応して同一特性を有する定
電流源■を各デジット毎に配置しデジット毎の単位電流
を抵抗によ、！ｌ）１／２毎に減衰させるように構成し
、定電流源■毎に直列に挿入される図示省略したがスイ
ッチング素子によυ開閉動作を行ってデジタル信号をア
ナログ信号に復号化するものである。原理的には抵抗値
はＲ×１とＲＸ２の２種類で良く、且低抵抗（５０〜１
００゛Ω）にすることが出来るので浮遊容量の影響が少
く高速用として広く用いられている。
る復号化即ちデジタル・アナログ変換器に使用する定電
流回路列に関するものである。第１図ははしご形抵抗回
路網によるデジタル・アナログ変換器（ＤＡＣ）の概念
図を示す。図において工は定電流源およびＲ，２Ｒは抵
抗を示し例えばＲは５０Ω、２Ｒは１００Ωである。Ｄ
Ａに＼では通常の直線復号器においてはデジタル信号の
２ｎ−１によるｎビットに対応して同一特性を有する定
電流源■を各デジット毎に配置しデジット毎の単位電流
を抵抗によ、！ｌ）１／２毎に減衰させるように構成し
、定電流源■毎に直列に挿入される図示省略したがスイ
ッチング素子によυ開閉動作を行ってデジタル信号をア
ナログ信号に復号化するものである。原理的には抵抗値
はＲ×１とＲＸ２の２種類で良く、且低抵抗（５０〜１
００゛Ω）にすることが出来るので浮遊容量の影響が少
く高速用として広く用いられている。
（ｃ） 従来技術と問題点
従来よりＤＡＣに使用する定電流源は最小目盛ビット（
ＬＳＢ）にもよるが前述のｎビットが例えば１２に設定
されると定電流源ｌは１２系列を独立して必要となる。
ＬＳＢ）にもよるが前述のｎビットが例えば１２に設定
されると定電流源ｌは１２系列を独立して必要となる。
個々の定電流涼工を定電流回路を構成する定電流制御機
能と出力ドライバを備える形により配列する方法はコス
ト、調整およびスペース的にも無駄が多いのでＤＡＣに
使用する定電流源Ｉの形成方法としては第２図の従来に
おけるＤＡＣ特に定電流回路列を示す図のように各回路
はすべて同一の定電流が得られ＼ば良いので各電流スイ
ッチに対応して配置される出力ドライバを構成する半導
体素子または組合せ半導体素子と同−特性品の一組を別
に用意して参照回路を設定する。この半導体素子または
組合せ半導体素子の出力を演算増幅器の入力端子に帰還
して定電流回路を構成し、演算増幅器は参照回路におけ
る半導体素子または組合せ半導体素子の入力を駆動する
と共に他の出力ドライバとなる半導体素子毎たは組合せ
半導体素子の入力全共通に並列駆動して均一な複数の定
電流回路列を得る方法が多用されている。図において１
は定電流回路列、２はスイッチング回路列、３は抵抗回
路網、更に１０は演算増幅器、Ｑ １ ａ＋ Ｑ ！
ｂはバイポーラ（ＮＰＮ）トランジスタ、Ｒｒｅｆは
基準抵抗、Ｒｅはエミッタ抵抗、Ｑｚａ＋ ２ｂ＋ ２
（！はバイポーラ（ＮＰＮ）トランジスタ、Ｒ，２Ｒは
抵抗である。演算増幅器１０の反転端子が接地され、基
準電圧Ｖｒｅｆが基準抵抗Ｒｒｅｆを介して非反転端子
に入力されておシ、更に演算増幅器１０の出力は定電流
回路列のダー３− リントン接続によって定電流回路列の出力回路を形成す
るトランジスタＱｔａ＋ Ｑｌｂと同一構成による参
照回路（演算増幅器１０寄りのトランジスタＱ１ａ、Ｑ
１ｂ）におけるトランジスタＱｚａのベースのコレクタ
を介して帰還されているのでスイッチング回路列のスイ
ッチング数の多少に伴うトランジスタＱ１ａ＋ Ｑｉ
ｂの作動即ち負荷の多少に拘わらず演算増幅器１０は非
反転端子の電位を常に反転端子の接地電位と同一に保つ
ようその出力側に２次基準電位Ｖｒｅｆ−Ｉｆ出力して
並列に接続されるトランジスタＱ１のベースを駆動して
複数の定電流源を確保する定電流回路列を制御する０こ
＼で参照回路および複数の出力回路を構成するトランジ
スタＱｔａｌ Ｑｔｂおよびエミッタ抵抗Ｒｅのバラ
ツキがなく、配線抵抗全無視出来れば理想通り全く同一
特性の定電流回路が複数組得られるが実際にはこれ等の
バラツキ等によって参照回路のトランジスタＱｌａと基
準電圧Ｖｒｅｆで決まるＶｒｅｆ−１だけでは例えば１
２ビツトに使用するような高精度の定電流回路を得られ
ない欠点があった〇４− （ｄ） 発明の目的 本発明の目的は上記の欠点を除去するため２次基準電位
Ｖｒｅｆ−１を各定電流回路における出力回路のトラン
ジスタＱ１ａのベースに共通に供給するのではなく出力
回路毎にデジタル制御によって各種のバラツキを吸収す
る手段を備えた高精度定電流回路列を提供しようとする
ものである。
能と出力ドライバを備える形により配列する方法はコス
ト、調整およびスペース的にも無駄が多いのでＤＡＣに
使用する定電流源Ｉの形成方法としては第２図の従来に
おけるＤＡＣ特に定電流回路列を示す図のように各回路
はすべて同一の定電流が得られ＼ば良いので各電流スイ
ッチに対応して配置される出力ドライバを構成する半導
体素子または組合せ半導体素子と同−特性品の一組を別
に用意して参照回路を設定する。この半導体素子または
組合せ半導体素子の出力を演算増幅器の入力端子に帰還
して定電流回路を構成し、演算増幅器は参照回路におけ
る半導体素子または組合せ半導体素子の入力を駆動する
と共に他の出力ドライバとなる半導体素子毎たは組合せ
半導体素子の入力全共通に並列駆動して均一な複数の定
電流回路列を得る方法が多用されている。図において１
は定電流回路列、２はスイッチング回路列、３は抵抗回
路網、更に１０は演算増幅器、Ｑ １ ａ＋ Ｑ ！
ｂはバイポーラ（ＮＰＮ）トランジスタ、Ｒｒｅｆは
基準抵抗、Ｒｅはエミッタ抵抗、Ｑｚａ＋ ２ｂ＋ ２
（！はバイポーラ（ＮＰＮ）トランジスタ、Ｒ，２Ｒは
抵抗である。演算増幅器１０の反転端子が接地され、基
準電圧Ｖｒｅｆが基準抵抗Ｒｒｅｆを介して非反転端子
に入力されておシ、更に演算増幅器１０の出力は定電流
回路列のダー３− リントン接続によって定電流回路列の出力回路を形成す
るトランジスタＱｔａ＋ Ｑｌｂと同一構成による参
照回路（演算増幅器１０寄りのトランジスタＱ１ａ、Ｑ
１ｂ）におけるトランジスタＱｚａのベースのコレクタ
を介して帰還されているのでスイッチング回路列のスイ
ッチング数の多少に伴うトランジスタＱ１ａ＋ Ｑｉ
ｂの作動即ち負荷の多少に拘わらず演算増幅器１０は非
反転端子の電位を常に反転端子の接地電位と同一に保つ
ようその出力側に２次基準電位Ｖｒｅｆ−Ｉｆ出力して
並列に接続されるトランジスタＱ１のベースを駆動して
複数の定電流源を確保する定電流回路列を制御する０こ
＼で参照回路および複数の出力回路を構成するトランジ
スタＱｔａｌ Ｑｔｂおよびエミッタ抵抗Ｒｅのバラ
ツキがなく、配線抵抗全無視出来れば理想通り全く同一
特性の定電流回路が複数組得られるが実際にはこれ等の
バラツキ等によって参照回路のトランジスタＱｌａと基
準電圧Ｖｒｅｆで決まるＶｒｅｆ−１だけでは例えば１
２ビツトに使用するような高精度の定電流回路を得られ
ない欠点があった〇４− （ｄ） 発明の目的 本発明の目的は上記の欠点を除去するため２次基準電位
Ｖｒｅｆ−１を各定電流回路における出力回路のトラン
ジスタＱ１ａのベースに共通に供給するのではなく出力
回路毎にデジタル制御によって各種のバラツキを吸収す
る手段を備えた高精度定電流回路列を提供しようとする
ものである。
（ｅ） 発明の構成
この目的は複数の半導体素子または組合せ半導体素子を
出力電流単位毎に配し、該半導体素子または組合せ半導
体単位と同一構成よりなる半導体素子または組合せ半導
体素子によｐ別途参照回路を形成し、該参照回路のコレ
クタまたはエミッタ電位を基準電圧と比較する演算増幅
器の入力端子に帰還して、該演算増幅器の出力により駆
動する参照回路のベースと共通に前記複数の半導体素子
または組合せ半導体素子のベースを駆動してなる複数の
定電流回路において、各出力電流単位に対応する複数の
半導体素子または組合せ半導体素子毎に前記演算増幅器
の出力電位と別途備えたデジタル自アナログ変換器の出
力電位とを差動入力する複数の従動演算増幅器を備えて
なシ該デジタル・アナログ変換器毎に任意のデジタルデ
ータを設定する手段を有して、該従動演算増幅器に駆動
される複数の半導体素子またけ組合せ半導体の特性なら
びに周辺回路のバラツキを出力電流単位毎に補正するこ
とを特徴とする定電流回路列を提供することによって達
成することが出来る。
出力電流単位毎に配し、該半導体素子または組合せ半導
体単位と同一構成よりなる半導体素子または組合せ半導
体素子によｐ別途参照回路を形成し、該参照回路のコレ
クタまたはエミッタ電位を基準電圧と比較する演算増幅
器の入力端子に帰還して、該演算増幅器の出力により駆
動する参照回路のベースと共通に前記複数の半導体素子
または組合せ半導体素子のベースを駆動してなる複数の
定電流回路において、各出力電流単位に対応する複数の
半導体素子または組合せ半導体素子毎に前記演算増幅器
の出力電位と別途備えたデジタル自アナログ変換器の出
力電位とを差動入力する複数の従動演算増幅器を備えて
なシ該デジタル・アナログ変換器毎に任意のデジタルデ
ータを設定する手段を有して、該従動演算増幅器に駆動
される複数の半導体素子またけ組合せ半導体の特性なら
びに周辺回路のバラツキを出力電流単位毎に補正するこ
とを特徴とする定電流回路列を提供することによって達
成することが出来る。
（ｆ） 発明の実施例
以下図面を参照しつ＼本発明の一実施例について説明す
る。
る。
第３図は本発明の一実施例におけるＤＡＣ特にその定電
流回路列のブロック図を示す。図において１ａは定電流
回路列、２はスイッチング回路列、３は抵抗回路網であ
る。更に１０は演算増幅器、１、ｌａ、ｂ ・・・は
デジタル・アナログ変換器（ＤＡＣ）、１２ａ、１２ｂ
・・・・は従動演算増幅器、Ｑｘａ＊ Ｑｌｂはバイ
ポーラ（ＮＰＮ））ランジスタ、Ｒｒｅｆは基準抵抗、
Ｒｅはエミッタ抵抗、Ｒ，、、Ｒ，、。
流回路列のブロック図を示す。図において１ａは定電流
回路列、２はスイッチング回路列、３は抵抗回路網であ
る。更に１０は演算増幅器、１、ｌａ、ｂ ・・・は
デジタル・アナログ変換器（ＤＡＣ）、１２ａ、１２ｂ
・・・・は従動演算増幅器、Ｑｘａ＊ Ｑｌｂはバイ
ポーラ（ＮＰＮ））ランジスタ、Ｒｒｅｆは基準抵抗、
Ｒｅはエミッタ抵抗、Ｒ，、、Ｒ，、。
Ｒ，、、Ｒ，、は抵抗、Ｑ２ａ、 ２ｂ、２ｃはバイポ
ーラ（ＮＰＮ）トランジスタ、Ｒ，２Ｒは抵抗である。
ーラ（ＮＰＮ）トランジスタ、Ｒ，２Ｒは抵抗である。
図中の構成部材その他を示す符号で従来と共通符号を有
するものは同一品であり従来と同一の機能を有する。従
来は演算増幅器１０の出力はすべてのトランジスタＱ１
ａのベースに接続されたが本発明においては参照回路の
トランジスタＱｌａを除き、各出力回路毎に備えた従動
演算増幅器１２ａ、 １２ｂ・・の出力によシ個々に
駆動される０こ＼でＤＡＣｌｌａ、 ｌｌｂのデジタ
ルデータ入力ＩＮｄａ、 ＩＮｄｂに入力が彦ければＤ
Ａ Ｃｌｌａ、 ｌｌｂの出力による補正を受ける
ことな〈従来と同様に２次基準電位がそれぞれ共通に出
力回路の各トランジスタＱｌａのベースに印加されるが
、本発明ではＤＡＣｌｌａ。
するものは同一品であり従来と同一の機能を有する。従
来は演算増幅器１０の出力はすべてのトランジスタＱ１
ａのベースに接続されたが本発明においては参照回路の
トランジスタＱｌａを除き、各出力回路毎に備えた従動
演算増幅器１２ａ、 １２ｂ・・の出力によシ個々に
駆動される０こ＼でＤＡＣｌｌａ、 ｌｌｂのデジタ
ルデータ入力ＩＮｄａ、 ＩＮｄｂに入力が彦ければＤ
Ａ Ｃｌｌａ、 ｌｌｂの出力による補正を受ける
ことな〈従来と同様に２次基準電位がそれぞれ共通に出
力回路の各トランジスタＱｌａのベースに印加されるが
、本発明ではＤＡＣｌｌａ。
１１ｂ・・・・・による補正電圧±ＶＤＡＣ＠Ｒ１１／
Ｒ１！が印加出来るので、従属演算増幅器１２ａ、
ｌｌｂの出力にはそれぞれ適切な駆動電圧Ｖ ｓｗａ
、 Ｖ ｓｗｂが得られる。例えば図示省略したが第１
図の出力電流に相当する抵抗回路網からの出力電流を別
途試験器を外部接続し、各ビット毎にスイッチングして
送出される出力電流を測定して最も設定値に近い−７−
。
Ｒ１！が印加出来るので、従属演算増幅器１２ａ、
ｌｌｂの出力にはそれぞれ適切な駆動電圧Ｖ ｓｗａ
、 Ｖ ｓｗｂが得られる。例えば図示省略したが第１
図の出力電流に相当する抵抗回路網からの出力電流を別
途試験器を外部接続し、各ビット毎にスイッチングして
送出される出力電流を測定して最も設定値に近い−７−
。
電流が得られるよう対応するＤ Ａ Ｃｌｌａ、 ｌ
ｌｂ・・・・にデジタルデータを与えれば良碩○第３図
において Ｖｍａ−（Ｒ，１＋Ｒ，２／Ｒ，３＋Ｒ，、） 拳Ｒ，
，／Ｒ，，ＩＩＶｒｅｆ；１ ＋、 Ｒ４２／ Ｒ１
１（±ＶＤＡＣ）従って （Ｒ＋＋＋Ｒ＋ｔ／Ｒ＋ｓ＋Ｒ１４）・ＲＩ４／Ｒ１１
−１および Ｒ＊／Ｒ＋−１／α となるように構成すれば、αによ
って例えば従来よｆｉ １／１０〜１１５ｏと細く調整
範囲と分解能を定電流定格に要求される精度に合わせて
設定することが出来る。以上上記説明の回路構成はトラ
ンジスタＱｌａｔ Ｑｉｂをバイポーラ（ＮＰＮ）トラ
ンジスタにょシ組合せてコレクタ出力全帰還したがこれ
は単一でも他のＰＮＰあるいはＦＥＴまたは／およびそ
の相互組合せでも可能なことはいう迄もなく、また出刃
をエミッタ７０ワの形式によっても差支えない。この定
電流り路の構成はデジタル・アナログ変換器用に限るこ
となく他に゛も適用出来本発明の条件を制約８− するものではない０ （ｇ） 発明の詳細 な説明したように本発明によれば従来共通の制御によっ
て細かい半導体素子や抵抗等のバラツキに伴う誤差をデ
ジタル・データによって細かい補正を行って所定の高精
度を実現する定電流列が得られるので有用である。
ｌｂ・・・・にデジタルデータを与えれば良碩○第３図
において Ｖｍａ−（Ｒ，１＋Ｒ，２／Ｒ，３＋Ｒ，、） 拳Ｒ，
，／Ｒ，，ＩＩＶｒｅｆ；１ ＋、 Ｒ４２／ Ｒ１
１（±ＶＤＡＣ）従って （Ｒ＋＋＋Ｒ＋ｔ／Ｒ＋ｓ＋Ｒ１４）・ＲＩ４／Ｒ１１
−１および Ｒ＊／Ｒ＋−１／α となるように構成すれば、αによ
って例えば従来よｆｉ １／１０〜１１５ｏと細く調整
範囲と分解能を定電流定格に要求される精度に合わせて
設定することが出来る。以上上記説明の回路構成はトラ
ンジスタＱｌａｔ Ｑｉｂをバイポーラ（ＮＰＮ）トラ
ンジスタにょシ組合せてコレクタ出力全帰還したがこれ
は単一でも他のＰＮＰあるいはＦＥＴまたは／およびそ
の相互組合せでも可能なことはいう迄もなく、また出刃
をエミッタ７０ワの形式によっても差支えない。この定
電流り路の構成はデジタル・アナログ変換器用に限るこ
となく他に゛も適用出来本発明の条件を制約８− するものではない０ （ｇ） 発明の詳細 な説明したように本発明によれば従来共通の制御によっ
て細かい半導体素子や抵抗等のバラツキに伴う誤差をデ
ジタル・データによって細かい補正を行って所定の高精
度を実現する定電流列が得られるので有用である。
第１図ははしご形抵抗回路網によるデジタル・アナログ
変換器（ＤＡＣ）の概念図、第２図は従来におけるデジ
タル・アナログ変換器特に定電流回路列によるブロック
図、第３図は本発明の一実施例におけるデジタル・アナ
ログ変換器特に定電流回路列によるブロック図を示す。 図において１，１ａは定電流回路列、２はスイッチング
回路列、３は抵抗回路網、１０は演算増幅器、ｌｌａ、
ｌｌｂはデジタル・アナログ変換器、１２ａ、
１２ｂは従属演算増幅器およびＱ１ａ＊ Ｑｔｂはトラ
ンジスタである。 代理人 弁理士 松 岡 宏四部
変換器（ＤＡＣ）の概念図、第２図は従来におけるデジ
タル・アナログ変換器特に定電流回路列によるブロック
図、第３図は本発明の一実施例におけるデジタル・アナ
ログ変換器特に定電流回路列によるブロック図を示す。 図において１，１ａは定電流回路列、２はスイッチング
回路列、３は抵抗回路網、１０は演算増幅器、ｌｌａ、
ｌｌｂはデジタル・アナログ変換器、１２ａ、
１２ｂは従属演算増幅器およびＱ１ａ＊ Ｑｔｂはトラ
ンジスタである。 代理人 弁理士 松 岡 宏四部
Claims (1)
- 複数の半導体素子または組合せ半導体素子を出力電流単
位毎に配し、該半導体素子または組合せ半導体単位と同
一構成よりなる半導体素子または組合せ半導体素子によ
シ別途参照回路を形成し、該参照回路のコレクタまたは
エミッタ電位を基準電圧と比較する演算増幅器の入力端
子に帰還して、該演算増幅器の出力によシ駆動する参照
回路のベースと共通に前記複数の半導体素子または組合
せ半導体素子のベースを駆動してなる複数の定電流回路
において、各出力電流単位に対応する複数の半導体素子
または組合せ半導体素子毎に前記演算増幅器の出力電位
と別途備えたデジタル・アナログ変換器の出力電位とを
差動人力する従動演算増幅器を備えてなシ、該デジタル
・アナログ変換器毎に任意のデジタルデータを設定する
手段を有して、該従動演算増幅器に駆動される複数の半
導体床・子または組合せ半導体の特性ならびに周辺回路
のバラツキを出力電流単位毎に補正することを特徴とす
る定電流回路列。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19427082A JPS5983417A (ja) | 1982-11-05 | 1982-11-05 | 定電流回路列 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19427082A JPS5983417A (ja) | 1982-11-05 | 1982-11-05 | 定電流回路列 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5983417A true JPS5983417A (ja) | 1984-05-14 |
Family
ID=16321824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19427082A Pending JPS5983417A (ja) | 1982-11-05 | 1982-11-05 | 定電流回路列 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5983417A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012151728A (ja) * | 2011-01-20 | 2012-08-09 | Nippon Telegr & Teleph Corp <Ntt> | ディジタル／アナログ変換器 |
-
1982
- 1982-11-05 JP JP19427082A patent/JPS5983417A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012151728A (ja) * | 2011-01-20 | 2012-08-09 | Nippon Telegr & Teleph Corp <Ntt> | ディジタル／アナログ変換器 |
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