JPS598346A - 完全に誘電体分離された集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の技術分野〕 本発明は、単結晶シリコンの領域を相互に分離させるた
めの完全な誘電体分離構造体及びその様な構造体の形成
方法に係る。

〔従来技術〕

モノリシック集積回路技術に於ては、集積回路構造体に
於て、種々の能動及び受動素子を相互に分離させること
が通常必要とされる。それらの素子は、逆バイアスのＰ
Ｎ接合、部分的誘電体分離及び完全な誘電体分離によっ
て分離されている。

用いられている制電体材料は、２酸化シリコン、ガラス
等である。それらの能動素子及び回路は、完全な防電体
分離によって分離されることが好ましい。しかしながら
その様な構造体を形成することは極めて難しい。

完全なＨ′屯鉢体分離１つの形が、米国特許第３４１９
９５６号及び第３５７５７４０号の明細書に開示されて
（・る。この形のｉｉ’ｉＪＬ体分離ヲ形成する方法は
、モノリシック・シリコン半導体ウェハ中にチャネル格
子を形成することを含む。次に、２ｄ化シリコン又は他
の誘電体材料の層が、ウェハの表面上に形成される。そ
れから、多結晶シリコンが、上記２酸化シリコン又は他
の防電体材料の層上に、相半な厚さに成長される。それ
から、モノリシック・シリコンが、２酸化シリコン又は
他のｄ電体材料である上記チャネル格子に達する迄、食
刻又は粗研摩されて除かれる。残された単結晶シリコン
・ウェハの部分が、誘電体材料の格子により相互に分離
される。それから、半導体素子及び回路が、分離された
単結晶ンリコン領域中に形成され得る。

米国特許第３９６６５７７号の明細書は、前述の米国特
許明細書に於ける技術の変形である、エピタキシャル・
ウェハ上に集積回路を形成するために特に通している、
Ｍ’に体分離された半導体領域の形成方法について記載
している。２酸化シリコン層がウェハの裏側に成長され
、その２　ｔｑ’に化シリコン層上に多結晶シリコン一
層が付着される。エピタキシャル・シリコン層内の能動
的半導体領域の周囲に値数の溝を限定する酸化アルミニ
ウム・マスクが形成される。それらの溝は、スパッタリ
ング食刻方法により形成される。上記能動的半導体領域
を窮電体分離するために、２１ｔ化シリコンが、スパッ
タリング食刻方法により露出された上記各溝内に熱成長
され、それから半導体素子が上記各能動的半導体領域に
形成通れ得る。

米国特許第４１０４０９０号の明細書は、完全な銹電体
分離ケ形成するためのも５１つの方法について記載して
いる。この方法は、半導体素子の一方の側に訪電体分１
＃ｌＩを形成するために、陽枠酸化された多孔性シリコ
ンの技術を用いている。初めに用いられるシリコン・ウ
エノ・は、典型的には、Ｐ＋型層を上面に有するＰ型の
シリコンである。

Ｐ型又はＮ型の層が、エピタキシャル成長等により、上
記Ｐ＋型層上に付着される。シリコン・ウェハの衣面が
酸化され、コ瓜常のリングラフィな用いて適当な開化が
形成される。それらの開孔は、上記エピタキシャル・シ
リコン層中に於て上記Ｐ　型層に達する迄食刻されるべ
き領域な限定するために、上記２酸化シリコン層中に形
成される。

少くとも上記Ｐ＋型領域に達する迄、反応性イオン食刻
が行われる。それから、上記Ｐ＋型層全体に多孔性シリ
コンを形成するために該Ｐ＋型層を優先的に食刻する陽
極哨化技術が上記構造体に施される。次に、上記構造体
は、上記多孔性シリコンが２酸化シリコンに光分に酸化
される迄、熱酸化雰囲気中に配置される。Ｐ型又はＮ型
単結晶シリコンの表面領域を相互に分離するために、表
面のシリコン層中の開孔が２酸化シリコン又は同様な絶
縁体で充填される。

米国特許第４１０４０８６号の明細書は、誘電体材料で
充填された溝又は同所を用いた、部分的銹′亀体分離の
形成方法について記載している。その発明の好実施例に
於ては、最終的にバイポーラ素子のだめのサブコレクタ
頭載になるＮ＋型領領域経てそれらの溝又は四Ｆ９ｒを
反応性イオン食刻する必要があった。これは、成る棟の
反応性イオン食刻粂件の下で上記Ｎ＋型領領域上方の単
結晶シリコン材料の部分をアンダーカットさせるという
問題を生じた。これは、その発明に於ては望ましくない
問題とされたが、米国特許第４１９６４４０号の明細書
に於ては、そのＮ＋＋層中のアンダーカットが利点であ
ることが見出されて、横芳向のＰＮＰ又はＮＰＮ素子の
ための部分的分離として用いられている。

〔不発明の概要〕

本発明は、単結晶シリコンの領域を相互に分離させるだ
めの完全な誘電体分離構造体及びその様な構造体の形成
方法を提供する。その構造体は、埋設酸化物分離領域と
、単結晶シリコンの領域のだめの完全な誘電体分離を形
成するために後に酸化されて充填される、対の平行な異
方性食刻された溝との組合せを用いている。その異方性
食刻によって、単結晶シリコン領域の下のＮ＋型型埋領
領域食刻され、次に上記単結晶シリコン領域の下に残さ
れた上記Ｎ＋型領領域酸化しそしてその様な対の溝の間
の単結晶シリコン１ル（域を完全に分離するために、上
記溝構造体が熱酸化される。

その結果得られた構造体は、他の半導体素子から完全に
分離されている半導体素子を有する集積回路を形成する
ために更に処理され得る。その集積回路構造体は、基板
、上記基板上のエピタキシャル領域、及び上記基板と上
記エピタキシャル領域との界面に於げるＮ＋型埋込饋域
を有する、半導体シリコン基体を含む。上記各エピタキ
シャル領域は、上記シリコン基体の表面から上記シリコ
ン基体中に延びる埋設酸化物分離領域と、上記埋設酸化
物分離領域の間に於て上記シリコン基体の表面から上記
シリコン基体中に延びる絶縁体で充填された溝と、上記
誘電体で充填された溝及び上記埋設酸化物分離領域の間
に於ける上記Ｎ″−型埋込領域の酸化された部分とによ
って、他のエピタキシャル領域から完全に分離されてい
る。半導体素子が少くとも成るエピタキシャル領域に配
置されており、そして集積回路構造体を形成するために
それらの素子に接点を設けて、他のその様な領域に於け
る他の素子にそれらの素子を接続させるための手段が設
けられている。この構造体は、バイポーラ型半導体素子
又はＭＯＳ　−ＦＥＴ素子に特に有用である。

モノリシック・シリコン基体中に完全に誘電体分離され
た集積回路を形成する本発明の方法に於ては、単結晶シ
リコン基体の主表面に於て、埋設された酸化物の誘電体
材料より成る対の平行な帯状領域によって他の単結晶シ
リコン領域から誘電体分離されている単結晶シリコン領
域を有している単結晶シリコン基体が設けられる。上記
シリコン基体は、該基体の主表面から離れて上記誘電体
材料の帯状領域の下方に於て少（とも実質的に上記基体
全体に亘って上記主表面に平行に延びている、　Ｎ　型
埋込領域を有する。平行な溝が、上記誘電体材料の帯状
領域の間の上記単結晶シリコン領域内にそして上記Ｎ＋
型型埋領領域経て、異方性食刻される。異方性食刻方法
の食刻速度は、Ｎ＋型型埋領領域一部が除去されそして
その除去された部分の上方の単結晶シリコンが残される
様に、Ｎ＋＋埋込・唄域を突先的に食り；１１する様に
調搬される。上記溝の間の間隔は、谷溝からのＮ＋型埋
込ｌ唄域の攬先的賞刻が相Ｉｉに他の前に接近する様に
選択される。それらの溝の略出されたシリコン表面が、
上記１′１にの間の上記Ｎ＋型型埋領領域２酸化シリコ
ンに完全に酸化される迄、熱傾化される。

それから、１！Ｊのシリコン領域から離隔されている完
全に７＋ｆ４′＋７体分婦゛されたシリコン領域ケ彫成
するために、」二記溝が防電体材料で充填される。半導
体素子がそえもの完全に＠鑞体分＋４されたシリコン領
域中に形成され、そして集積回路構造体を形成するため
に上記シリコン’１ｉＦＩ域に於ける上記半導体素子の
各部分に接点が設けられて、それらの各部分が他のその
様な穎域に於ける同様な素子に接続される。

〔本発明の実施例〕

第１図は、本発明の第１実湖例による生績回路構危体を
拡大して示す上面図であり、渠２図は第１図の線２−２
に於ける縦断面図である。半導体基板１０は、好ましく
は単結晶シリーコンより成り、例えばＰ−型単結晶シリ
コン材料である。Ｐ−型基板１０は、Ｎ＋型埋込惧域１
２を有している。次に、Ｎ型エピタキシャル層１４が上
記基板上に成長される。これらの方法は、例えばバイポ
ーラ型ＮＰＮトランジスタの形成に於ける標準的な方法
である。上記基板は、典型的には、１０乃至２０Ω／Ｃ
ｍ程度の抵抗を有する、結晶方間＜１００＞のシリコン
である。Ｎ＋型型埋領領域拡散は、典型的には、約１０
２０原子／Ｃｍ２の表面濃度を有する砒素火剤いて形成
される。層１４を形成するだめのエピタキシャル成長方
法は、四塩化珪素／水素又はシラン／水素の混合物を約
ｉ　ｏｏｏ乃至１１５０℃の温度で用いる如き、従来の
技術によって行われ得る。そのエピタキシャル成長中に
Ｎ＋型型埋頭領域中ドバントが該エピタキシャル層中に
移動して　Ｎ４−型埋込領域１２が完成される。高密度
集積回路のだめのエピタキシャル層の厚さは、１乃至６
μ程度である。

次の一連の工程に於て、埋設酸化物分離領域１８又は代
替的分離構造体が形成される。埋設酸化物分離領域１８
を形成するために、拙・７の方法が用いられ得る。この
分離を達成するだめの１つの方法は、日本特許第８４２
０３１号又は米国特許第３６４８１２５号の明細書に記
載されている。

それらの特許明細幇に於て、埋設酸化物分ｉａを形成す
るための方法が詳細に記載されている。簡単に云えば、
その方法は、Ｎ型エピタキシャル層を形成した後に、そ
のエピタキシャル表面を、厚さ約２　Ｄ　Ｏｎｍの２啼
化シリコンが形成される様に、水蒸気を含む又は含まな
い酸素の周囲雰囲気中に於て約１０００°Ｃの温度で熱
酸化することを含む。

上記２酸化シリコン層上に、厚さ約１５０　ｎｍの窒化
シリコンが化学的気相付着（ＣＶ］））により付層され
る。所望の埋設酸化物分離領域が、従来のリソグラフィ
及び食刻技術を用いて限定される。

それから、上記構造体が、先にシリコン食刻工程を施さ
れて又は施されることなく、ｆＩＡ酸化されて、所望の
ｊ−さの埋設酸化物分離領域１８が形成される。先に食
刻工程が施された場合には、酸化工程後に、より平坦な
構造体が得られる。

次の一連の工程に於て、溝２０が形成される。

埋設酸化物分離領域１８が形成された後に、窒化シリコ
ン層及び２酸化シリコン層がシリコン基体の主表向から
制：離される。エピタキシャル層１４が、厚さ約２００
　ｎｍの２酸化シリコン層２１・を形成するだめに、熱
酸化される。次に、熱成長された２酸化シリコン層２１
上に、５ｏ乃至１０ＤｎｍのＣＶＤ窒化７９３７層２３
が付着される。

それから、厚さ約０５μのＣＶＤ２嘴化シリコン層２２
が、上記のＣＶＤ窒化７９３７層２３上に付層される。

四弗化炭素／水素等を用いてエピタキシャル層に達する
迄反応性イオン食刻することにより上記２酸化シリコン
層及び窒化シリコン層中に溝の領域を限定するために、
標準的なリングラフィ及び食刻が用いられる。それから
、すべてのレジストが表面から除かれる。２酸化シリコ
ン層２２をマスクとして用いて、上記構造体がシリコン
を食刻するための反応性イオン食刻雰囲気に曝される。

溝は、単一工程又は２工程の方法に於て形成され得る。

２工程の方法が第２図に示されている。

その２工程の方法に於ては、初めの食刻がＮ＋型型埋領
領域１２すぐ上迄行われる。その第１の溝食刻工程の後
に、上記構造体が熱酸化雰囲気にさらされて、２酸化シ
リコン／！２４を形成するために溝が酸化される。層２
４の１厚さは約１００　ｎｍである。窒化シリコン層２
６が従来のＣＶＤにより付着される。窒化シリコン層２
６の厚さは約５０乃至１００　ｎｍである。密な領域の
周囲に側壁を形成するために２酸化シリコン及び紫化シ
リコン火除去するために、ＣＦ４／Ｈ２又はＣＨＦ３の
ガスの雰囲気を用いた反応性イオン食刻が用℃・られる
。その結果、２酸化シリコン層２４及び窒化シリコン層
２６より成る拡散障壁が溝の１１４１１Ｌｉｆｌｆに残
される。この拡散障ｋｉｊＩ：、は、素子領域を後の酸
化から保穐する。シリコンの溝２０の反応性イオン食刻
に於ける第２の工程が、更に続り゛てＮ＋型型埋領領域
１２経て施される。２酸化シリコン層及び窒化シリコン
層のマスクは、この反応性イオン食刻中に全部消費され
るべきで社ない。Ｎ＋型型埋領領域１２、この工程に於
て、第２図に示さ・れている如く横方向にアンダーカッ
トされる。

シリコンの溝を食刻すると同時にＮ＋型型埋領領域１２
優先的に横方向にアンダーカットさせるために効果的な
幾つかのガスが用いられ得る。・それらのガスは、例え
ば、ＣＣ１２Ｆ２、Ｃ１２／Ａｒ　及びＣＢｒＦ３であ
る。しかしながら、次に示す６つの点を含む幾つかの理
由により、好ましい反応性イオン食刻ガスはＣＣｇ２Ｆ
２である。即ち、ＣＣ＆Ｆ２ガスは、（１）他のガスよ
りも低い圧力及び多い流量で、より横方向にＮ＋Ｊ！！
Ｉｔ域１２Ｆ３−域側２Ｆ３の特徴は、反応性イオン食
刻方法中に丹付着された反応生成物の遮蔽効果による、
粗いシリコン表面であるＷＮゆる“黒いシリコン乞除く
ので、重要であり；　（２Ｊ　Ｃｊ１２／　Ａ　ｒの場
合の如く、反応性イオン食刻されている壁土に付着物を
生じず、従って真空ポンプに悪影響を耳糸すに食刻装置
のより速（・ポンプ・ダウンを可能にし；（３）著しい
２酸化シリコンのアンダーカット２生じない。反応性イ
オン食刻のための勅作粂件を仄に示す。

動作条件の範囲は、ｆＪ７５乃全１００　ｍＴｏｒｒの
圧力、０１５乃至０．３　Ｗ／　ｃ′ｍ２の亀カ密度、
及び２０乃至２５ＳＣＣＭのｗｃ重である。上記条件は
、浴融シリカの製品プレートに関して用いられる。Ｎ　
型埋込領域の横方ＩＬ１１の食刻を最大限にするために
、製品グレートートに多過ぎる露出されたシリコン・ウ
ェハ火配置しないことが重要である。

上Ｆｊ［封１４拮体は、この第２の反応性イオン食刻工
程中に露出されたシリコン中に更に砒素を拡散されて、
溝２ｏの形成が光了する。その砒素は、Ｎ　型埋込領域
１２０アンダーカット狽域及びエピタキシャル層中に拡
散して、後の酸化工程後に最長的にＮ＋＋サブコレクタ
６０を形成する。予定されているベース及びエミッタ領
域は、層２４及び２６より成る拡散障壁によって、その
拡散から保護される。

１１ｉＪ述の嚇一工程の方法は、Ｎ＋＋サブコレクタ６
０が必−安とされない、ＦＥＴ及び同様な素子を形成す
るために用いられる。従って、この単一工程の方法に於
ては、保護層２４及び２６並びにアンダーカット領域中
への拡散が不要である。従って、保穫層２４及び２６並
びにその後の方法が除かれることにより、溝の反応性イ
オン食刻が１工程で光子する。

それから、溝２０内の露出されているシリコ″ンが、水
蒸気を含む又は含まない酸素の熱酸化雰囲気中で再酸化
される。酸化方法中にシリコンに生じる応力を最小限に
するために、−Ｆ詔書酸化には約１ｉｏｏ’ｃの熱酸化
温度が用いられる。この酸化は又、第６図に示されてい
る如く、下部分離領域６２の形成とともに、素子の完全
な訪嵐体分離を完成させる。又、砒素のサブコレクタ６
ｏの拡散を最小限にするために、高圧による酸化も用い
られ得る。上部の窒化シリコン層及びａ２ｏの側壁上の
窒化シリコン層は、第６図に示されている如く、素子領
域の酸化を妨ぐ。

第４図に示されている。如く、次の一連の工程に於て、
屑２０が゛電気的絶縁材で充填される。初めに、溝の表
面を更に表面安定化するために、厚さ約５０乃至Ｉ　Ｄ
　ＯｎｍのＣＶＤ窒化シリコ７層６４が全面に付着され
る。それから、溝が、次に示す従来のＣＶＤ方法を用い
て、多結晶シリコン６６で完全に充填される。即ち、多
結晶シリコンはｊ９０　ｍＴｏｒｒ　の低圧で付着され
、ＣＶＤは９０ＳＣＣＭの流量及び６２５°Ｃの付着温
度で行われ、多結晶シリコンの平坦化が、反応性イオン
食刻装置に於てＣ１２／　Ａ　ｒの雰囲気又はヘリウム
・ガス中のＳ　Ｆ６／　Ｃ１２中で、素子領域上の窒化
シリコン層６４０表面に達する迄、多結晶シリコンを食
刻することによって行わオ）る。

素子領域上の２酸化シリコン層２２に達する迄、多結晶
シリコンが平坦化された後、湿式食刻とともにフォトレ
ジスト遮蔽マスク夕月いて、素子領域上の２酸化シリコ
ン層が除去される。２酸化シリコン層２２を食刻する前
に、残されている窒化シリコン層３４をすべて除去する
ために、粱化シリコン層２６０表面迄、窒化シリコンを
食刻することが必要とされる場合もある。２酸化シリコ
ン）曽４０が、多結晶シリコン上に、該多結晶シリコン
を適当な酸化雰囲気中に於−’Ｃ１０５０°Ｃの温度で
熱酸化することにより、０２５乃至０．４μの厚さに形
成される。上記一連の工程の結果が第４図に示されてい
る。多結晶シリコンを、埋設酸化物分離領域１８の上方
迄完全に酸化することが重要である。この酸化は、多結
晶シリコンと第１金属ランドとの間の短絡を防ぐために
行われる。

代替的には、溝がＣＶＤ２酸化シリコンで充填されるこ
とも出来るが、その場合には、５ｉ０２の平坦化に於け
る終了時点として、多結晶シリコンの緩衝層を用いるこ
とが好ましい。そのＣＶＤ多結晶シリコンは、溝の食刻
の前に、初めに被膜が箪ねられている間に付着されるべ
きである。２酸化シリコンが平坦化された後に、多結晶
シリコンの緩衝層が湿式の化学的食刻により除かれ得る
。

この時点で、完全な誘電体分離が完成される。それから
、素子領域中にベース領域、エミッタ領域、及びコレク
タ導通領域を形成するために、従来の技術が用いられ得
る。次に示す工程に於ては、ＮＰＮＩ−ランジスタが形
成される。ＰＮＰ　）ランジスタ、ショットキ障壁ダイ
オード、抵抗、及びＦＥＴの如き、他の素子を形成する
ために、同様な従来の技術が用いられ得る。

第５図、第６図及び第７図は、集積回路に於ける１つの
半導体素子の各部分に電気接点を有している、完成され
た半導体集積回路を示している。

第５図は上記構造体の上面図であり、第６図及び第７図
は各々第５図の線６−６及び７−７に於り。

る縦断面図であり、バイポーラ素子に於ける実施例の基
本構造を示している。

リングラフィ及び食刻技術を用いて、表面の絶縁層が、
Ｐ型ベース領域４２を形成するだめの拡散又はイオン注
入２スクに形成される。ベース領域４２を形成するため
に、硼素又は他の適当なドバントが、上記マスク中の開
孔を経て拡散又はイオン注入される。イオン注入が用い
られる場合には、従来の如（、イオン注入された領域に
於ける欠陥が減少される様に高磯度の不純物イオンを捕
捉するために、スクリーン２咽化シリコン層（図示せす
）が用（・もれる。

表向が熱酸化により再酸化−され、エミッタ領域及びコ
レクタ導通領域のだめの所望の開孔が通常のりソダラフ
イ及び食刻技術によって形成される。

次に、エミッタ領域４４及びコレクタ導通領域４６が、
従来の拡散又はイオン注入技術によって形成され得る。

単結晶シリコン層中のＮＰＮバイポーラ素子の各領域に
電気接点を形成するために、適当な領域に開孔が形成さ
れた後に、適当なオーム接点金属が他の手段により構造
体の上面に蒸着又は付着される。典型的な金属接点はア
ルミニウム又はアルミニウム／銅である。しかしながら
、白金、パラジウム及び同種のものの如き、当技術分野
に於て周知の他の材料も用いられ得る。その場合には、
白金、パラジウム及び同種のものが、珪化白金又は珪化
パラジウムを形成してオーム接点を形成する様に加熱さ
れ、それからアルミニウム又はアルミニウム／銅の導体
金属がその上に形成される。

半導体構造体の表面上に所望の導体路ヲＪ杉成するため
に、リソグラフィ及び食刻技術が用いられる。

それらの導体は、所望の集積回路を形成するために、他
の半導体素子に接続される。エミッタ導体４８、ベース
導体５０及びコレクタ導体５２が第５図、第６図及び第
７図に示されている。

第８−は、Ｉｖ’ＩＯ３ＦＥＴ構造俸に於ける本発明の
第２実施例を示している。この構造体は、所望の半導体
素子の形１戊迄は、第１図乃至男７図に於り°る実施例
の場合と間柱にして形成される。Ｐ型チャネルＦＥＴ素
子に於ては、Ｎ−型エピタキシャル層が用いられ、Ｎ型
チャネルＦＥＴ素子に於ては、Ｐ−型エピタキシャル層
が用いられる。バイポーラ及びＦＥＴ素子の実施例を示
す図に於て、同一の参照番号は実習的に同一の構造体を
示している。ソース領域６０及びトレイン領域６２が従
来の拡散又はイオン注入技術によって形成される。

第８図に於ては、・叱又は砒素の如き適当なドバンｌ−
を用いることにより形成されたＮ＋型のソース領域６０
及びドレイン領域６２を有する、Ｎ型チャネル累子が示
されている。厚さ約１５乃至２０ｎｍの２〜化７リコン
の如き適当なゲート＠電体領域６４がチャネル鎖酸上に
形成される。ソース接点６６、ドレイン接点６８及びゲ
ート電極７０を形成するために、金属化領域が第１実施
例の場合と同様にして形成される。以上に於て簡単に述
べたＦＥＴの形成方法だけでなく、自己整合技術を用い
た他の型のＭＯＳＦＥＴの形成にも、本発明が用いられ
得ることは明らかである。いずれの場合にも、基板１０
が適当な電位に電気的に接続されることが望ましい。

例 この例に於ては、厚さ１．５μのエピタキシャル領域及
び基板と上記エピタキシャル層との界面に於けるＮ＋型
型埋領領域有しているシリコン・ウェハが基板として用
いられた。表面が熱酸化されて、厚さ８０　ｎｍの２酸
化シリコンが形成され、それから約１．０μのＣＶＤ２
酸化シリコンが形成された。リソグラフィ及び食刻技術
’ａｊ％いて、ウェハに於て溝が必要とされる２酸化シ
リコン層の領域に、開孔が形成された。次に、ＣＣＪｈ
　Ｆ２７酸素のガスを含む反応性イオン食刻芥囲気中で
、溝が４０μの深さに賞刻された。露出されたシリコン
が５００’ｎｍの厚さに熱酸化された。

条件として、１６ＳＣＣＭのＣＣＩＪ２Ｆ２歎よ、び４
ＳＣＣＭの０２に於けるＣＣｌ２Ｆ２１０□のガス雰囲
気、０６ろＷ、Ｑ’ｍ２である３７５Ｗの′電力、７５
　ｍＴｏｒｒ　の圧力、及び浴融シリカの製品グレート
が用いられた。熱酸化雰囲気は、１０５０°Ｃの酸素で
あった。次に、＋’Ｗｔが厚さ４゜ＯμのＣＶＤ多結晶
シリコンで充填され、それからＣ１２／　Ａｒの反応性
イオン食刻方法により２酸化シリコンの表囲起食刻され
尾。その方法のだめの条件は、６２５℃のＳ　ｉ　Ｈｄ
中に於て、９０ＳＣＣＭ及び５９０ｍＴｏｒｒであった
。その食刻は、２換型反応性イオン食刻・装置又は反応
１生スパツタリング装置中に於て、Ｃ１２／　Ａ　ｒの
雰囲気中で、４０　Ｗ　（０，１６−ｖＶ／　！ｃａｍ
２）、１０ｍＴｏｒｒの圧力、及び２０ＳＣＣＭＯ流積
で、７％のＣ１２ケ月１いて１了われた。９９％の自白
舷及び１Ｃλ・の弗化水素ｒ域中に於けるシリコンの食
刻中に多結晶シリコンが賞刻されることケ防ぐために、
該多結晶シリコンの上面に薄−い窒化シリコン層が付層
された。走査型電子顕微鏡写真に於て、充填された溝の
中央に空隙が観察されたが、それらはＣＣｌ２Ｆ２１０
□による食刻中のＮ　型埋込領域のアンダーカット及び
多結晶シリコンの充填に於ける順応性によるものである
。これらの空隙は、多結晶シリコンで充填された溝に通
常生じるものであり、それらは何ら問題を生じない。こ
の実験に用いられた２酸化シリコン・マスクは過度に厚
くされたが、ｎｆ望ならば、より薄く形成され得る。

以上に於て、本発明をその好実施例について説明したが
、不発明の要旨を逸脱することなく他の変更が成され得
ることは半業者に明らかである。

例えは、ＮＰＮ素子でなくＰＮＰ素子の如き反対の型の
素子火形成するために、Ｐ型領域の代りにＮ型領域を用
いることそしてＮ型チャネルＦＥＴ素子の代りにＰ型チ
ャネルＦＥＴ素子を用いることも可能なことは明らかで
ある。又、本発明により形成された分離された単結晶領
域は、例えは米国特許第４２’４６２９４号の明細書に
示されて（・る多結晶シリコンのベース、及び目己聚合
された金属を有する如き、１１話の型のバイポーラ素子
ケ形成するためにも用いられ得る。

【図面の簡単な説明】

第１図ハキ第７図はバイポーラ型果槓回路の製造に用い
られている本発明の第１実施例を示す図であり、第８図
はＦＥＴの製造に用いられている本発明の第２実施１り
ｌＩを示す図である。 １０・・・・半導体基＆（Ｐ−型単組晶シリコン）１２
・・・・Ｎ＋型型埋領領域１４・・・・Ｎ型エピタキン
ヤル層、１８・・・・埋設酸化物分離領域、２０・・・
・溝、２１．２４．４０・・・・熱成長２咳化シリコン
層、２２・・・・ＣＶＤ　２酸化／リコン層、２３．２
６、ろ４・・・・ＣＶＤ曜化シリコン層、３０・・・・
Ｎ″−型サブコレクタ、３２・・・・下Ｎ、ｌＪ分離領
域、ろ６・・・・ｌ　晶シリコン、４２・・・・ベース
’ｐ’ｉ域、４４・・・・エミッタ領域、４６・・・・
コレクタ導通領域、４Ｂ・・・・エミッタ導体、５０・
・・・ベース導体、５２・・・・コレクタ導体、６０・
・・・ソース領域、６２・・・・ドレイン傾城、６４・
・・・ケート１漕電体領域、６６・・・・ソース接点、
６′８・・・・ドレイン接点、７０・・・・ゲート電極
。 出　ａ　人　＜ンターカショカル・ビジネス・マシーン
ズ・コ居ポレーション復代理人　弁理士　　合　　　１
）　　　　　潔（）　　　　　　　、。 梱・ 回〜 −〇スリニバサン アメリカ合衆国ニューヨーク州 ボーキプシー・マーク・ヴイン セント・ドライブ１５番地 フィッシュキル・トレトン・ロ ード１番地

Claims (2)

【特許請求の範囲】
1. （１）単結晶シリコン基体の主表面に於て対の平行な誘
   ′…７体材料の帯状領域により他の単結晶シリコン領域
   から肪′亀体分離されている単結晶シリコン領域と、上
   記基体の主表面から離れて上記誘電体材料の帯状領域の
   下方に於て実質的に上記基体全体に亘って上記主表面に
   平行に延びているＮ　型埋込領域とを有している単結晶
   シリコン基体を設け、 上記ｄ′＠：体材料の帯状領域の間の上記単結晶シリコ
   ン領域内にそして上記Ｎ＋型型埋領領域経て対の平行な
   溝を、上記Ｎ　型埋込領域の一部が食刻されそしてその
   除去された部分の上方のＭｉＬ結晶シリコンが残される
   様な優先的賞刻が上記Ｎ＋型型埋領領域施される様に調
   節された食刻速度に於て、上記Ｎ＋型型埋領領域優先的
   食刻が上記対の溝の各々から相互に他方の溝に接近する
   様に選択された間隔で、異方性食刻し、 上記溝の露出されたシリコン表面を、上記溝の間の上記
   Ｎ″−型埋込領域が２酸化シリコンに完全に酸化される
   迄、熱酸化し、 完全にＭ’に体分離された単結晶シリコン領域を形成す
   るために、上記溝な誘電体材料で充填し、上記の完全に
   誘電体分離された単結晶シリコン頌域中に半導体素子を
   形成し、 完全に誘電体分離された集積回路を形成するために、上
   記単結晶シリコン領域に於ける上記半導体素子の各部分
   に接点を設けて、上記各部分を他の単結晶７リコン領域
   に於ける同様な素子に接続することを含む、 単結晶シリコン基体中に完全に誘′亀体分離された集積
   回路を形成するだめの方法。
2. （２）　　基板、上記基板上のエピタキシャル領域、及
   び上記基板と上記エピタキシャル領域との界面に於ける
   Ｎ＋型型埋領領域有する、半導体シリコン基体と、 上６己エピタキシャル領域中に設けられた半導体素子と
   、 集積回路を形成するために、上記半導体素子の各部分に
   接点を設けて、上記各部分を他のエピタキシャル領域に
   於ける他の素子に接続するだめの手段とを有し、 上記エピタキシャル領域は、上記シリコン基体の表面か
   ら上記シリコン基体中に延びる埋設酸化物分離領域と、
   上記埋設酸化物分離領域の間に於て上記シリコン基体の
   表面から上記シリコン基体中にＱ正びる誘電体で充填さ
   れた溝と、上記誘電体で充填された溝及び上記埋設酸化
   物分離領域の間に於ける上記Ｎ＋型型埋領領域酸化され
   た部分とによって、他のエピタキシャル領域から完全に
   分離されていることを特徴とする、完全に誘電体分離さ
   れた集積回路。