JPS6016441A - 半導体基板面の絶縁分離方法 - Google Patents
半導体基板面の絶縁分離方法Info
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- JPS6016441A JPS6016441A JP58125302A JP12530283A JPS6016441A JP S6016441 A JPS6016441 A JP S6016441A JP 58125302 A JP58125302 A JP 58125302A JP 12530283 A JP12530283 A JP 12530283A JP S6016441 A JPS6016441 A JP S6016441A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体基板面の絶縁分離方法、詳しくは、同基
板面を食刻して溝を作り、この溝を絶縁物等で埋めるこ
とによって、半導体素子間の絶縁分離を行なう方法に関
するものであるＯ従来例の構成とその問題点 近年、半導体集積回路の高集積化にともない、素子間分
離方法として、いわゆる酸化膜分離方法が多く用いられ
るようになった。ところが、酸化膜分離方法も、更に高
集積化が進行するにつれて、その欠点が現われてきた。
板面を食刻して溝を作り、この溝を絶縁物等で埋めるこ
とによって、半導体素子間の絶縁分離を行なう方法に関
するものであるＯ従来例の構成とその問題点 近年、半導体集積回路の高集積化にともない、素子間分
離方法として、いわゆる酸化膜分離方法が多く用いられ
るようになった。ところが、酸化膜分離方法も、更に高
集積化が進行するにつれて、その欠点が現われてきた。
以下、従来の酸化膜分離方法を図面により概略的にのべ
る。
る。
第１図は、酸化膜分離技術を適用して形成されたバイポ
ーラ型半導体集積回路装置の断面図であり、１はＰ型シ
リコン基板、２ａ、２ｂはｌｉ“埋込領域、３はＰ チ
ャネルストソノく領域、４ａ。
ーラ型半導体集積回路装置の断面図であり、１はＰ型シ
リコン基板、２ａ、２ｂはｌｉ“埋込領域、３はＰ チ
ャネルストソノく領域、４ａ。
４ｂはＮ型エピタキシャル成長層、６は酸化膜絶縁分離
領域、６ａ 、ｅｂはバーズ・ヘッド、７ａ。
領域、６ａ 、ｅｂはバーズ・ヘッド、７ａ。
７ｂはバーズ・ピークである。
バーズ・ヘッド６ａ 、６ｂは、主として、選択酸化の
際の窒化ノリコン膜マスクのめくれによって生じるもの
であるが、通常、この部分の高さが酸化膜絶縁分離領域
６の厚さの％程度に達して、同上に金属配線層を形成す
るときに、その配線層に断線を生じることがある。また
、バーズ・ビーク７ａ、了すは、選択酸化工程において
、酸素が窒化シリコン膜マスク下を横方向に拡散浸透す
るととにより形成されるものでアリ、酸化膜分離領域５
の幅を増大させ、同時に、素子形成用領域であるＮ型エ
ピタキシャル成長層４ａ 、４ｂの面積を減少させ、か
つ、断面形状を複雑にする。
際の窒化ノリコン膜マスクのめくれによって生じるもの
であるが、通常、この部分の高さが酸化膜絶縁分離領域
６の厚さの％程度に達して、同上に金属配線層を形成す
るときに、その配線層に断線を生じることがある。また
、バーズ・ビーク７ａ、了すは、選択酸化工程において
、酸素が窒化シリコン膜マスク下を横方向に拡散浸透す
るととにより形成されるものでアリ、酸化膜分離領域５
の幅を増大させ、同時に、素子形成用領域であるＮ型エ
ピタキシャル成長層４ａ 、４ｂの面積を減少させ、か
つ、断面形状を複雑にする。
さらに、酸化膜絶縁分離領域６を厚くするためには、選
択酸化工程での熱処理時間を長くする必要があるが、こ
れは、Ｎ＋埋込領域２ａ、２ｂ中の不純物がＮ型エピタ
キシャル層４ ａ 、’ ４ ｂへ拡散し、バイ゛ポー
ラＮＰＮ ）ランジスタのコレクタ・エミッタ間耐圧を
低下させる原因になる。加えて、酸化膜絶縁分離領域６
の厚さが増すと、バーズ・ヘッド６ａ 、ｅｂの高さお
よびバーズ・ビークＴａ、７ｂの長さが比例的に増大し
て、前述の不都合も拡大される。このような実情から、
酸化膜絶縁分離領域６の厚さは、２μｍ以下にされるの
が普通である。ところが、Ｎ型エピタキシャル成長層４
ａ 、４ｂの厚さは、通常、 １〜２ｐｍ、 Ｎ＋埋込
領域２ａ、２ｂの厚さく拡散深さ）は、通常。
択酸化工程での熱処理時間を長くする必要があるが、こ
れは、Ｎ＋埋込領域２ａ、２ｂ中の不純物がＮ型エピタ
キシャル層４ ａ 、’ ４ ｂへ拡散し、バイ゛ポー
ラＮＰＮ ）ランジスタのコレクタ・エミッタ間耐圧を
低下させる原因になる。加えて、酸化膜絶縁分離領域６
の厚さが増すと、バーズ・ヘッド６ａ 、ｅｂの高さお
よびバーズ・ビークＴａ、７ｂの長さが比例的に増大し
て、前述の不都合も拡大される。このような実情から、
酸化膜絶縁分離領域６の厚さは、２μｍ以下にされるの
が普通である。ところが、Ｎ型エピタキシャル成長層４
ａ 、４ｂの厚さは、通常、 １〜２ｐｍ、 Ｎ＋埋込
領域２ａ、２ｂの厚さく拡散深さ）は、通常。
１．５〜２μｍであり、したがって、ｉ’Ｊ＋埋込領域
２ａ。
２ａ。
２ｂ間を完全に絶縁分離することはできないＱそのため
、Ｎ＋埋込預域２ａ、２ｂ間はあまり近づけることがで
きず、この点も、高集積化に対する障害になる。
、Ｎ＋埋込預域２ａ、２ｂ間はあまり近づけることがで
きず、この点も、高集積化に対する障害になる。
さらにまた、選択酸化工程においては、シリコン基板を
部分的に酸化するため、シリコンの熱酸化時の膨張によ
る応力が境界部分に集中し、リーク電流等の原因となる
結晶欠陥が発生しゃすいＯ発明の目的 本発明は、上述のような従来例の問題点を解消するもの
であり、分離領域の幅が小さく、表面が平坦であり、か
つ、高集積化に適した半導体基板面の絶縁分離方法を提
供するものである。
部分的に酸化するため、シリコンの熱酸化時の膨張によ
る応力が境界部分に集中し、リーク電流等の原因となる
結晶欠陥が発生しゃすいＯ発明の目的 本発明は、上述のような従来例の問題点を解消するもの
であり、分離領域の幅が小さく、表面が平坦であり、か
つ、高集積化に適した半導体基板面の絶縁分離方法を提
供するものである。
発明の構成
本発明は、要約するに、半導体基板表面上に窒化／リコ
ン膜を形成する工程、前記窒化シリコン膜をマスクに用
いて前記半導体基板を選択的に食刻して溝を形成する工
程、前記溝の表面に酸化シリコン膜を形成する工程、前
記酸化シリコン膜および前記窒化シリコン膜の全域表面
に多結晶シリコン膜を形成する工程、前記多結晶シリコ
ン膜を前記溝の側面部にのみ残す異方性エツチング処理
する工程、前記多結晶シリコン膜上にのみ多結晶シリコ
ンを選択的に成長させて、前記溝部を充填する工程をそ
なえた半導体基板面の絶縁分離方法であり、これにより
、微細な幅の分離領域を形成し得るとともに、同分離領
域と半導体素子形成用活性領域との間の応力歪を極力抑
えて、電気的特性の良好な半導体装置を実現することが
可能である０実施例の説明 第２図は、本発明の一実施例として、バイポーラ型半導
体集積回路装置の製造過程を工程順に示す流れ図である
。以下、この実施例を参照して、本発明の詳細な説明す
る０ まず、第２図（Ａ）のように、Ｐ型シリコン基板２１上
に、Ｎ＋埋込領域２２、Ｎ型エピタキシャル成長層２３
、窒化シリコン（Ｓｉ３Ｎ４）膜２４を形成する。
ン膜を形成する工程、前記窒化シリコン膜をマスクに用
いて前記半導体基板を選択的に食刻して溝を形成する工
程、前記溝の表面に酸化シリコン膜を形成する工程、前
記酸化シリコン膜および前記窒化シリコン膜の全域表面
に多結晶シリコン膜を形成する工程、前記多結晶シリコ
ン膜を前記溝の側面部にのみ残す異方性エツチング処理
する工程、前記多結晶シリコン膜上にのみ多結晶シリコ
ンを選択的に成長させて、前記溝部を充填する工程をそ
なえた半導体基板面の絶縁分離方法であり、これにより
、微細な幅の分離領域を形成し得るとともに、同分離領
域と半導体素子形成用活性領域との間の応力歪を極力抑
えて、電気的特性の良好な半導体装置を実現することが
可能である０実施例の説明 第２図は、本発明の一実施例として、バイポーラ型半導
体集積回路装置の製造過程を工程順に示す流れ図である
。以下、この実施例を参照して、本発明の詳細な説明す
る０ まず、第２図（Ａ）のように、Ｐ型シリコン基板２１上
に、Ｎ＋埋込領域２２、Ｎ型エピタキシャル成長層２３
、窒化シリコン（Ｓｉ３Ｎ４）膜２４を形成する。
次に、第２図（Ｂ）のように、通常のフォトリングラフ
ィ法により、窒化シリコン膜２４の所定部分、すなわち
、分離領域を形成する部分にエツチング開口を設け、こ
の開口を通じて、たとえば、反応性イオンエツチング等
の方法で、基板２１に達する深さの溝２５を形成する。
ィ法により、窒化シリコン膜２４の所定部分、すなわち
、分離領域を形成する部分にエツチング開口を設け、こ
の開口を通じて、たとえば、反応性イオンエツチング等
の方法で、基板２１に達する深さの溝２５を形成する。
そして、窒化シリコン膜２４をマスクとして、イオン注
入法を用いて、溝２６の底に戸チャネル・ストツノく領
域２６を形成する。なお、溝２６を形成する際に、反応
性イオンエツチング法を用いると、窒化シリコン膜２１
の開口に対して、はぼ垂直な溝形状となるが、図示のよ
うに、開口をえぐるアンダーカットがあってもよい。
入法を用いて、溝２６の底に戸チャネル・ストツノく領
域２６を形成する。なお、溝２６を形成する際に、反応
性イオンエツチング法を用いると、窒化シリコン膜２１
の開口に対して、はぼ垂直な溝形状となるが、図示のよ
うに、開口をえぐるアンダーカットがあってもよい。
ついで、第２図（Ｃ）のように、溝２５の表面に酸化シ
リコン（Ｓ１０゜）膜２７を形成する。この酸化シリコ
ン膜２７は、通常の熱酸化法によって形成され、膜厚も
１００〜２００ ｎｒｌｌｌでよい。
リコン（Ｓ１０゜）膜２７を形成する。この酸化シリコ
ン膜２７は、通常の熱酸化法によって形成され、膜厚も
１００〜２００ ｎｒｌｌｌでよい。
つづいて、第２図（Ｄ）のように、周知の減圧ＣＶＤ１
ＫＪｌ：ｌ、窒化シリコン膜２４および酸化シリコン膜
２７の全域の表面をおおって、多結晶シリコン膜２８を
形成する。減圧ＣＶＤ法によれば、被膜の生成が等方的
であり、窒化シリコン膜２４上と酸化シリコン膜２７上
とで、その膜厚はほぼ等しくなる。
ＫＪｌ：ｌ、窒化シリコン膜２４および酸化シリコン膜
２７の全域の表面をおおって、多結晶シリコン膜２８を
形成する。減圧ＣＶＤ法によれば、被膜の生成が等方的
であり、窒化シリコン膜２４上と酸化シリコン膜２７上
とで、その膜厚はほぼ等しくなる。
そして、この多結晶シリコン膜２８を反応性イオンエツ
チング法によってエッチすると、第２図（、Ｅ）のよう
に、溝の側壁部分では多結晶シリコン膜２８が残シ、間
溝の底面部ならびに窒化シリコン膜２４の平面部分では
多結晶シリコン膜が除去される。
チング法によってエッチすると、第２図（、Ｅ）のよう
に、溝の側壁部分では多結晶シリコン膜２８が残シ、間
溝の底面部ならびに窒化シリコン膜２４の平面部分では
多結晶シリコン膜が除去される。
これに、塩素系ガス、例えば、塩化水素を含むＣＶＤ法
によって、再び多結晶シリコンを形成すると、第２図（
Ｆ）のように、溝の側壁部分の多結晶シリコン膜２８を
核として選択的な成長が起こり、多結晶シリコン２９が
生成され、溝が埋まる。
によって、再び多結晶シリコンを形成すると、第２図（
Ｆ）のように、溝の側壁部分の多結晶シリコン膜２８を
核として選択的な成長が起こり、多結晶シリコン２９が
生成され、溝が埋まる。
次に、第２図（Ｇ）のように、多結晶シリコン２９の頂
部をエッチする。このときのエツチング量は、その表面
がＮ型エピタキシャル成長層２３の表面より１００〜２
００ ｎｍ低くなるようにするのが適当である。なお、
この場合のエツチングは、等方性、異方性のどちらでも
よい。
部をエッチする。このときのエツチング量は、その表面
がＮ型エピタキシャル成長層２３の表面より１００〜２
００ ｎｍ低くなるようにするのが適当である。なお、
この場合のエツチングは、等方性、異方性のどちらでも
よい。
その後、第２図（Ｈ）のように、熱酸化法により、多結
晶シリコン２９の露出面に酸化シリコン膜３０を形成す
る。この時、酸化シリコン膜３０の表面はＮ型エピタキ
シャル成長層２３の表面とほぼ一致させるのが適当であ
る。なお、多結晶シリコン２９の熱酸化の際に、酸化シ
リコン膜２７を介して、Ｎ型エピタキ７ヤル成長層の一
部も酸化するが、一般に、多結晶シリコンの酸化速度が
単結晶シリコンのそれよシも大きいので、この酸化過程
による分離領域の幅の拡大や、バーズ・ピークの発生は
問題になるほど大きくはない。
晶シリコン２９の露出面に酸化シリコン膜３０を形成す
る。この時、酸化シリコン膜３０の表面はＮ型エピタキ
シャル成長層２３の表面とほぼ一致させるのが適当であ
る。なお、多結晶シリコン２９の熱酸化の際に、酸化シ
リコン膜２７を介して、Ｎ型エピタキ７ヤル成長層の一
部も酸化するが、一般に、多結晶シリコンの酸化速度が
単結晶シリコンのそれよシも大きいので、この酸化過程
による分離領域の幅の拡大や、バーズ・ピークの発生は
問題になるほど大きくはない。
バイポーラ型半導体集積回路の各素子は、Ｎ型エピタキ
シャル成長層２３内に選択拡散で形成されるが、各素子
の形成手順は従来と同じでよい。
シャル成長層２３内に選択拡散で形成されるが、各素子
の形成手順は従来と同じでよい。
なお、上述の第２図（Ａ）の段階では、窒化シリコン膜
２４の形成前に、Ｎ型エピタキシャル成長層２３の表面
に１０〜３０ｎｍ程度の酸化シリコン膜（不図示）を形
成してもよい。
２４の形成前に、Ｎ型エピタキシャル成長層２３の表面
に１０〜３０ｎｍ程度の酸化シリコン膜（不図示）を形
成してもよい。
壕だ、第２図（Ｂ）で、溝２５を形成する際に、Ｎ＋埋
込領域２３を貫通させず、Ｎ型エピタキシャル成長層２
３のみを貫通する深さに形成してもよい。この場合には
、相互に分離する必要のあるＮ＋埋込領域間を、あらか
じめ、分離して形成しておく必要があるが、溝の深さは
浅くできるという利点がある。
込領域２３を貫通させず、Ｎ型エピタキシャル成長層２
３のみを貫通する深さに形成してもよい。この場合には
、相互に分離する必要のあるＮ＋埋込領域間を、あらか
じめ、分離して形成しておく必要があるが、溝の深さは
浅くできるという利点がある。
さらに、第２図（Ｈ）の段階では、予め、多結晶シリコ
ン２９に不純物がドープされるようなＣＶＤ法を用いる
ことによシ、酸化速度を大きくすると、分離領域の幅の
ひろがりや、バーズ・ピークの発生を一段と抑制するこ
とができる０ 以上の実施例は、バイポーラ型半導体集積回路装置の絶
縁分離領域を形成する過程で説明したが、ＭＯ８型半導
体集積回路装置ならびにこれらの混合型半導体集積回路
装置の絶縁分離技術としても同じ工程が利用できる。
ン２９に不純物がドープされるようなＣＶＤ法を用いる
ことによシ、酸化速度を大きくすると、分離領域の幅の
ひろがりや、バーズ・ピークの発生を一段と抑制するこ
とができる０ 以上の実施例は、バイポーラ型半導体集積回路装置の絶
縁分離領域を形成する過程で説明したが、ＭＯ８型半導
体集積回路装置ならびにこれらの混合型半導体集積回路
装置の絶縁分離技術としても同じ工程が利用できる。
発明の効果
本発明によれば、つぎのような効果がある。
第１に、絶縁分離領域の形成に長時間の熱酸化工程を必
要としないので、応力等による結晶欠陥の発生がなく、
電気的特性の良好な半導体集積回路装置を得ることがで
きる。
要としないので、応力等による結晶欠陥の発生がなく、
電気的特性の良好な半導体集積回路装置を得ることがで
きる。
第２に、分離領域の幅が１回のフォトリングラフィ工程
で決定され、以降の工程においてｌ’Ｌとんとその寸法
変化が起こらないため、微細な１隅の分離領域が形成で
き、高密度化が達成できる。
で決定され、以降の工程においてｌ’Ｌとんとその寸法
変化が起こらないため、微細な１隅の分離領域が形成で
き、高密度化が達成できる。
第３に、分離領域の深さを大きくすること力；容易であ
るため、相互に分離したい拡散層よりも深く形成するこ
とにより、拡散層間の平面上の距肉１を分離領域の幅と
等しくすることができ、高密度化が達成できる。
るため、相互に分離したい拡散層よりも深く形成するこ
とにより、拡散層間の平面上の距肉１を分離領域の幅と
等しくすることができ、高密度化が達成できる。
第４Ｖこ、分離領域の表面が平坦であり、７５＼つ、能
動素子形成用領域との段差も小さいため、金属配線の断
線の危険性がない。
動素子形成用領域との段差も小さいため、金属配線の断
線の危険性がない。
第６に、分離領域の深さを大きくすることにより、チャ
ネル・スト戸り領域と他の拡散１１とを接触させずに形
成することができるため、電気的１ｆｉＪ圧も高くでき
、かつ、浮遊容量も小さくできる。
ネル・スト戸り領域と他の拡散１１とを接触させずに形
成することができるため、電気的１ｆｉＪ圧も高くでき
、かつ、浮遊容量も小さくできる。
第１図は従来例半導体装置の要部断面図、第２図（Ａ）
〜（Ｈ）は本発明実施例の工程順流れ図である０ ２１・・・・・Ｐ型シリコン基板、２２・・・・・、・
Ｎ＋埋込領域、２３・・・・・・Ｎ型エピタキシャル成
長層、２４・・・・・窒化シリコン膜、２６・・・・・
・溝、２６・・・・・・戸チャネル・ストツノ５領域、
２７・・・・・・酸化シリコン膜、２８・・・・・・多
結晶シリコン膜、２９・・・・・・多結晶シリコン、３
ｏ・・・・・・酸化シリコン膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ３ 第２図 ４ 第２図
〜（Ｈ）は本発明実施例の工程順流れ図である０ ２１・・・・・Ｐ型シリコン基板、２２・・・・・、・
Ｎ＋埋込領域、２３・・・・・・Ｎ型エピタキシャル成
長層、２４・・・・・窒化シリコン膜、２６・・・・・
・溝、２６・・・・・・戸チャネル・ストツノ５領域、
２７・・・・・・酸化シリコン膜、２８・・・・・・多
結晶シリコン膜、２９・・・・・・多結晶シリコン、３
ｏ・・・・・・酸化シリコン膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ３ 第２図 ４ 第２図
Claims (1)
- 半導体基板表面上に窒化シリコン膜を形成する工程、前
記窒化シリコン膜をマスクに用いて前記半導体基板を選
択的に食刻して溝を形成する工程、前記溝の表面に酸化
シリコン膜を形成する工程、前記酸化シリコン膜および
前記窒化シリコン膜の全域表面に多結晶シリコン膜を形
成する工程、前記多結晶シリコン膜を前記溝の側面部に
のみ残す異方性エツチング処理する工程、前記多結晶シ
リコン膜上にのみ多結晶シリコンを選択的に成長させて
、前記溝部を充填する工程を、そなえた半導体基板面の
絶縁分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125302A JPS6016441A (ja) | 1983-07-08 | 1983-07-08 | 半導体基板面の絶縁分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125302A JPS6016441A (ja) | 1983-07-08 | 1983-07-08 | 半導体基板面の絶縁分離方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6016441A true JPS6016441A (ja) | 1985-01-28 |
| JPS6352466B2 JPS6352466B2 (ja) | 1988-10-19 |
Family
ID=14906719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58125302A Granted JPS6016441A (ja) | 1983-07-08 | 1983-07-08 | 半導体基板面の絶縁分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016441A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541440A (en) * | 1993-07-28 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Isolation structure for semiconductor device |
| KR20200010221A (ko) * | 2017-05-19 | 2020-01-30 | 쌩-고벵 글래스 프랑스 | 유리 시트를 파단하는 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7396832B2 (ja) * | 2019-06-19 | 2023-12-12 | 株式会社ブリヂストン | ホースの残存寿命予測方法及びホースの残存寿命予測システム |
-
1983
- 1983-07-08 JP JP58125302A patent/JPS6016441A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541440A (en) * | 1993-07-28 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Isolation structure for semiconductor device |
| KR20200010221A (ko) * | 2017-05-19 | 2020-01-30 | 쌩-고벵 글래스 프랑스 | 유리 시트를 파단하는 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6352466B2 (ja) | 1988-10-19 |
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