JPS59835Y2 - ディジタル通信系の通信方式の変換装置 - Google Patents

Description

【考案の詳細な説明】 本考案は、クロック周波数の異なる方式のディジタル通
信系を相互に接続する場合の変換装置に関する。

ディジタル通信系においては、その系のクロックに同期
して信号の送信、受信が行なわれている。

従って、２つの系のクロック周波数が同一の場合は双方
のクロックを同期させることによって、信号の脱落、重
複なしに相互に情報の伝達が可能であるが、２つの系の
クロック周波数が異なる場合は、１クロツク毎の同期は
不可能となり、何等かの他の手段を介在させなければな
らない。

ところが、音声を一定周期毎にサンプルし、その振幅値
をテ゛イジタル値に符号化し、さらにこの信号を時分割
多重するＰＣＭ通信方式においては、多重化数やフレー
ム同期信号の形式によって様々のクロック周波数を持つ
通信方式があり、これらには、例えば音声２４チャネル
多重で１．５４４Ｍｂ／ｓのクロック周波数の方式（以
下１．５Ｍ方式と称する。

）音声３０チャネル多重で２．０４８Ｍｂ／ｓのクロッ
ク周波数の方式（以下２Ｍ方式と称する。

）等がある。このようなりロック周波数の異なる通信系
を相互に接続するためには、一方の系の出力を一旦アナ
ログ波形に復号し、再び他方の系の符号器でディジタル
化する方法が一般に行なわれていた。

しかしこのような構成とすると、相互の接続点において
両方式の符号、復号装置が各々必要となり、その装置に
多くの部品を必要とし、信頼度も低下する。

さらに符号化、復号化を繰り返すことにより信号の品質
低下をひきおこす。

あるいは又、伝達しようとする信号が音声等のアナログ
波形ではなく、もともとディジタル値である場合には前
記のようにアナログ値を仲介として接続することが不可
能である。

本考案は、これらの欠点を解決せんとするもので、２つ
の系の異なるクロック周波数の公約数となる周波数で同
期をとり、この同期状態を維持するように受信側の系の
クロック発振器を制御することによって、クロック周波
数の異なる通信系の相互接続を可能にしたものである。

この目的を達成するための本考案の特徴は、時分割多重
化入力信号からクロック周波数を第１クロック周波数と
して抽出し、該信号の１フレームの情報をテ゛イジタル
記憶回路に一時記憶し、前記第１クロック周波数を分周
した分周出力により前記第１クロック周波数と整数関係
にない第２クロック周波数又はその分周周波数を発振す
る制御発振器を制御し、該第２クロック周波数に従って
時分割多重化出力信号のフレーム構成に応じて前記ディ
ジタル記憶回路の内容を読出し送出することにより、テ
゛イジタル通信系の通信方式を変換する変換装置に睨。

以下図面により本考案の実施例を説明する。

第１図は本考案に用いる変換装置の一実施例を示すブロ
ック図であって、一方向のみを示している。

図において、１クロック周波数の異なる他方のディジタ
ル通信系に接続される信号入力端子、２は入力信号を内
部処理に便利な波形に変換する受信器、３は入力信号か
らクロックを抽出するクロック抽出回路、４は受信器２
の信号出力をクロック抽出回路３で得られたクロックに
従って一時的に記憶する一時記憶回路、５は３の出力で
あるクロックを分周する分周回路、６は受信系のクロッ
ク周波数を発振する電圧制御発振器、７は６の出力を分
周する分周回路、８は５の出力パルスと７の出力パルス
の位相を比較してその結果によって６の制御電圧を発生
する位相比較回路、９は６のクロック出力によって４に
記憶された信号を読出すためのアドレス発生回路、１０
は４から読出した信号を所定の変換されたクロック周波
数で信号出力端子１１から送信する送信器である。

次に第１図の装置の動作を、ＰＣＭの１．５Ｍ方式を２
Ｍ方式に変換する場合について説明する。

第２図Ａ及びＢは、１．５Ｍ方式及び２Ｍ方式のアロケ
ーションを示し、１．５Ｍ方式は第２図Ａに示すごとく
、１音声チヤネルは８ビツト構戊で１フレームは２４音
声チヤネルと１ビツトの同期用パルスＳとから構成され
、フレーム繰り返し周波数は８ｋＨｚ（周期１２５μｓ
）、１フレーム内のビット数は１９３（＝８Ｘ２４＋１
）、クロック周波数は１，５４４ＭＨｚ （８ｋＨｚｘ
１９３）であり、各チャネルの第８ビツトは６フレー
ム毎に電話信号用ビットとなる。

一方、２Ｍ方式は第２図Ｂに示すごとく、１音声チヤネ
ルは８ビツト構成で、１フレームは３０音声チヤネルと
フレーム同期用チャネル（第Ｏチャネル）及び電話信号
用チャネル（第１６チヤネル）とから構成され、フレー
ム繰返し周波数は８にル（周期１２５μｓ）、１フレー
ム内のビット数は２５６ （＝ ８ 、Ｘ ３２） 、
クロック周波数は２．０４８ＭＨｚ （８ｋＨｚ Ｘ
２５６）である。

従って、チャネルの編集としては１．５Ｍ方式のチャネ
ルを順次２Ｍ方式のチャネルに乗せ換えるのではなく、
２Ｍ方式のフレーム構成（チャネル割当て）に応じて編
集する必要がある。

第１図において、信号入力端子１から入力された１、５
Ｍ方式のＰＣＭ信号は、クロック抽出回路３で入力信号
のクロックを第１クロック周波数として抽出し、このク
ロックによって受信器を経て一時記憶回路４に記憶され
る。

一時記憶回路４では、入力ＰＣＭ方式の音声チャネル数
に等しいワード数の記憶素子を持ち、入力ＰＣＭのチャ
ネル番号に応じて順次信号が書込まれる。

なお、１ワードの記憶素子のビット数は音声チャネルの
ビット数に等しい。

分周回路５では、クロック抽出回路３の出力で゛ある１
、５４４ＭＨｚを１９３分周して８ｋＨｚのパルスを得
る。

電圧制御発振器６では、最初はほぼ２．０４８ ＭＨｚ
を発振しているので゛、その出力を分周回路７で２５６
分周して８ｋＨｚのパルスを得る。

位相比較回路８では分周回路５の出カバレスを基準とし
て、分周回路７の出カバレスの位相が進んでいれば、電
圧制御発振器６の発振周波数を下げるような電圧を発生
し、逆に７の出力パルスの位相が遅れていれば発振周波
数を上げるような電圧を発生する。

このようにすれば、６の発振周波数は７で分周されて再
び８で位相を比較されるので、５の出力パルスと７の出
力パルスは相互に位相の進みを遅れのない状態、つまり
同期がとれた状態となる。

アドレス発生回路９は発振器６のクロック周波数によっ
てフレームのタイミングを作り、一時記憶回路４のアド
レスを出力信号のフレーム構成に応じて順次指示して、
該記憶回路の内容を読出し、送信器１０によりその出力
信号を伝送用波形に変換して、端子１１から伝送路上に
送出する。

こうしてフレームの繰返し周期が、一時記憶回路４の入
力と出力で完全に一致するので、２Ｍ方式のアドレス発
生回路９が自己のフレーム構成に応じて一時記憶回路の
各ワードの記憶素子から順次信号を読出していけばよく
、次のフレームで読出すまでには必ず新たな信号が該当
の記憶素子に受信器２から書き込まれており、信号の読
み落し、二重読みといった事態は発生しない。

ここで、２つの方式を相互に接続して情報を伝達するた
めには、音声チャネル信号、電話信号情報、フレーム周
期信号等が必要となるが、これらの信号は出力側の方式
にあわせて独自に再生又は生成されて附加される。

なお、伝送可能な音声チャネルは、１．５Ｍ方式で２４
チヤネル、２Ｍ方式で３０チヤネルであるから、１チヤ
ネル８ビツトとして、伝達できる有効な情報ビット速度
は各々１９２ビット毎秒、２４０ビット毎秒となる。

したがって、１．５Ｍ方式１システムと２Ｍ方式１シス
テムとを接続すれば、２Ｍ方式の３０チヤネルの内２４
チャネルしか使用で゛きないことは原理的に避けがたい
。

しかし、同一のクロックに同期した２Ｍ方式４システム
と同一のクロックに同期した１、５Ｍ方式５システムの
ように、双方複数システムで対向させれば効率よく接続
することが可能となる。

ここで、受信器２は例えばバイナリ−波形のような人力
波形を一時記憶回路に書き込むのに都合のよい波形、例
えばＮＲＺ波形に変換するもので、ＰＣＭの端局装置の
一部として公知〔例えば山本、村上、ＰＣＭ端局、電気
通信学会雑誌、第４９巻第１１号（昭和４１年１１月）
Ｐ４７〜５２〕である。

クロック抽出回路３は、ＬＣ等の素子から戊るタンク回
路で容易に構成できる。

一時記憶回路４は、半導体集積回路又はコアメモリーの
ランダムアクセスメモリーで構成できる。

分周回路５は８段のバイナリ−カウンタに、１９４イ固
目のカウントパルスで゛リセットするようにフィードバ
ックをかければ、１９３分周が実現でき、分周回路７は
、８段のバイナリ−カウンタそのものでよい。

位相比較回路８と電圧制御発振器６は、組み合せて位相
制御発振器として公知である。

（Ｂｙｒｎｅ、 Ｐｒｏｐｒｅｒｉｔｉｅｓ ａｎｄ
Ｄｅｓｉｇｎ ｏｆｔｈｅ Ｐｈａｓｅ Ｃｏｎｔ
ｒｏｌｌｅｄ ０ｓｃｉｌｌａｔｏｒ ｗｉｔｈ
ａＳａｗｔｏｏｔｈ Ｃｏｍｐａｒａｔｅｒ、 Ｂｅ
１１ Ｓｙｓｔｍ Ｔｅｃｈ、 Ｊ、 。

ｖｏｌ、 ４４ （Ｎｏｖ、 １９６５） 、 ｐｐ、
１８４３−１８８５参照〕なお、発振波形安定化のた
め位相比較回路８と電圧制御発振器６の間に低域濾波器
を挿入することがある。

アドレス発生回路９は、論理回路、カウンター等などで
容易に構成される。

送信器１０は一時記憶回路４の出力波形をバイナリ−波
形のごとき伝送路に適した波形として出力端子１１に送
出するもので、例えばＰＣＭ端局装置などで公知の変換
回路により構成することができる。

第３図は本考案による変換装置の別の実施例のブロック
ダイヤグラムを示す。

第３図の実施例と第１図の実施例との相違点は、第３図
の実施例では、電圧制御発振器６ａの発振周波数が分周
回路５の出力周波数にほは゛等しく（約８ ｋＨｚ）
、その出力が直接位相比較回路８に印加されること、及
びこれに関連して電圧制御発振器６ａの出力が逓倍回路
１２により逓倍されて第２クロック周波数が得られる点
にある。

電圧制御発振器６ａの出力の８ｋＨｚは端子１から入力
されるＰＣＭ信号のフレーム繰返し周波数と同期してい
る。

逓倍回路１２は公知の回路により構成可能で、電圧制御
発振器６ａの出力を２５６逓倍して２．０４８ ＭＨｚ
を得、これか゛第２クロック周波数として出力側のＰＣ
Ｍのクロック周波数となる。

なお、２Ｍ方式から１．５Ｍ方式への変換は、第１図又
は第３図の回路と同様の構成により実現することができ
る。

以上実施例により詳しく説明したごとく、本考案によれ
ば入力のＰＣＭ信号と出力のＰＣＭ信号とは、両者のク
ロック周波数の公約数である周波数であるフレーム繰返
し周波数（−８ｋＨｚ）により同期するので、入力信号
の脱落や二重送り等の問題は全く発生しない。

入力ＰＣＭのクロック周波数が若干ずれた場合でも、位
相制御された発振器の動作により、出力ＰＣＭのクロッ
ク周波数の入力ＰＣＭに対する同期は外れないので、情
報の伝達は円滑に行なわれる。

さらに本考案によれば、信号は全てテ゛イジタル形式の
ままで受は渡しされるので、信号の質の劣化もない。

特に原始情報が音声などのごときアナログ形式ではなく
て、データなどのごときディジタル形式の場合には、本
考案は極めて有効である。

又本考案では、比較的少数の集積回路により装置の実現
が可能であるので、装置の小型化及び高信頼度化を図る
ことができる。

【図面の簡単な説明】

第１図と第３図は本考案の適用される装置の２つの実施
例のブロックダイヤグラムを示し、第２図は本考案の適
用される１、５ＭＰＣＭ方式及び２ＭＰＣＭ方式のアロ
ケーションを示す。 符号の説明 １・・・・・・信号入力端子、２・・・・
・・受信器、３・・・・・・クロック抽出回路、４・・
・・・・一時記憶回路、５・・・・・・分周回路、６，
６ａ・・・・・・電圧制御発振器、７・・・・・・分周
回路、８・・・・・・位相比較回路、９・・・・・・ア
ドレス発生回路、１０・・・・・・送信器、１１・・・
・・・信号出力端子、１２・・・・・・逓倍回路。

Claims (1)

1. 【実用新案登録請求の範囲】 第１の周波数をクロック周波数とする第１の時分割多重
   化信号を、該第１の時分割多重化信号とフレーム繰返し
   周波数が同一でフレーム構成を異にしかつ前記第１の周
   波数と整数倍関係にない第２の周波数をクロック周波数
   とする第２の時分割多重化信号へ変換するごとき通信方
   式の変換装置において、 前記第１の時分割多重化信号から前記第１の周波数を抽
   出するためのクロック抽出回路と、該クロック抽出回路
   の出力信号により前記第１の時分割多重化信号の少なく
   とも１フレ一ム分の情報を逐次記憶するための一時記憶
   回路と、前記クロック抽出回路の出力信号を前記フレー
   ム繰返し周波数に分局する分周器と、前記第２の周波数
   を作成するための発振周波数を制御可能な制御発振器と
   、該制御発振器の出力信号がら直接にまたは分周して得
   られる前記フレーム繰返し周波数に等しい信号と前記分
   周器の出力信号とを位相比較し両者が同相になるように
   前記制御発振器を制御する位相比較回路と、前記一時記
   憶回路に記憶されているフレーム情報が前記第２の時分
   割多重化信号のフレーム構成に応じた順序で逐次読み出
   されるごとくに該フレーム情報のアドレスを前記制御発
   振器の出力信号から直接または逓倍して得られる前記第
   ２の周波数により前記一時記憶回路に対して出力するア
   ドレス発生回路とで構成したことを特徴とするテ゛イジ
   タル通信系の通信方式の変換装置。