JPS5985574A - ダブルバランス回路 - Google Patents
ダブルバランス回路Info
- Publication number
- JPS5985574A JPS5985574A JP19557782A JP19557782A JPS5985574A JP S5985574 A JPS5985574 A JP S5985574A JP 19557782 A JP19557782 A JP 19557782A JP 19557782 A JP19557782 A JP 19557782A JP S5985574 A JPS5985574 A JP S5985574A
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- JP
- Japan
- Prior art keywords
- voltage
- collector
- transistor
- power supply
- differential pair
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- Electronic Switches (AREA)
- Amplifiers (AREA)
- Stereo-Broadcasting Methods (AREA)
- Amplitude Modulation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ダブルバランス回路に係り、特にそのバイ
アス回路の改良に関する。
アス回路の改良に関する。
従来、アナログ信号の乗痺機としてダブル・９ランス回
路（二重平衡差動増幅回路）は、例えばＦＭラジオ受信
機のマルチプレックス回路およびクオドラチュアＦＭ復
調回路などに広く使用されるようになっている。
路（二重平衡差動増幅回路）は、例えばＦＭラジオ受信
機のマルチプレックス回路およびクオドラチュアＦＭ復
調回路などに広く使用されるようになっている。
この・ようなダブルバランス回路は、例えば第１図にポ
ケれるように、共通エミッタが抵抗Ｒｏ を介して接地
されるＮＰＮ形である第１０差動対トランノスタＱ１１
＋ＱＩ２の各コレクタに、同様にＮＰＮ形である第２お
よび第３の差動対トランジスタＱ２１ＰＱ２２およびＱ
３１１Ｑ３□の谷共通エミッタが対応的に接続てれてい
る。この第２の差動対トランジスタＱ２１ＴＱ２２の各
コレクタは、それぞれ対応的に一対の出力端子Ｏａ＋Ｏ
ｂに接続され、同様に第３の差動対トランジスタＱ３１
１Ｑ３□の谷コレクタは一対の１１１刀郊１子Ｏａ ＊
ｏｂに対応的に接続式れている。上記トランジスタＱ
２１＋Ｑｓ＋ ば、各コレクタが共通の負荷抵抗Ｒａを
介して電源Ｖｃｃに接にう１でれ、上記１・ランソスタ
Ｑ２２１’Ｑ３２ は、各コレクタが共通の負荷抵抗Ｒ
ｂを介して電源Ｖｃｃに接続されている。
ケれるように、共通エミッタが抵抗Ｒｏ を介して接地
されるＮＰＮ形である第１０差動対トランノスタＱ１１
＋ＱＩ２の各コレクタに、同様にＮＰＮ形である第２お
よび第３の差動対トランジスタＱ２１ＰＱ２２およびＱ
３１１Ｑ３□の谷共通エミッタが対応的に接続てれてい
る。この第２の差動対トランジスタＱ２１ＴＱ２２の各
コレクタは、それぞれ対応的に一対の出力端子Ｏａ＋Ｏ
ｂに接続され、同様に第３の差動対トランジスタＱ３１
１Ｑ３□の谷コレクタは一対の１１１刀郊１子Ｏａ ＊
ｏｂに対応的に接続式れている。上記トランジスタＱ
２１＋Ｑｓ＋ ば、各コレクタが共通の負荷抵抗Ｒａを
介して電源Ｖｃｃに接にう１でれ、上記１・ランソスタ
Ｑ２２１’Ｑ３２ は、各コレクタが共通の負荷抵抗Ｒ
ｂを介して電源Ｖｃｃに接続されている。
また、上記第１の差動対トランジスタ。ＩＩＩＱ１２の
各ベースは、それぞれ対応的に非反転入力信号、反転入
力信号が供給てれる第１の平衡入力端子ＩＸａ 、 Ｉ
Ｘｂに接続されている。上記第２の差動対トランジスタ
Ｑ２１１Ｑ２□の各ベースは、上記第３の差動対トラン
ジスタＱ３□＋Ｑｓ＋の各ベースに対応的接続され、且
つ非反転入力信号、反転入力信号が供給される第２の平
衡入力端子ＩＹａ 、 ＩＹｂに接続されると共に抵抗
Ｒｅ。
各ベースは、それぞれ対応的に非反転入力信号、反転入
力信号が供給てれる第１の平衡入力端子ＩＸａ 、 Ｉ
Ｘｂに接続されている。上記第２の差動対トランジスタ
Ｑ２１１Ｑ２□の各ベースは、上記第３の差動対トラン
ジスタＱ３□＋Ｑｓ＋の各ベースに対応的接続され、且
つ非反転入力信号、反転入力信号が供給される第２の平
衡入力端子ＩＹａ 、 ＩＹｂに接続されると共に抵抗
Ｒｅ。
Ｒｄを介して電源Ｖｃｃに接続されている。
そして、第１の差動対トランジスタＱ１１゜Ｑ１２それ
ぞれのベースバイアスは、以下に説明するような構成に
より供給でれるようになっている。
ぞれのベースバイアスは、以下に説明するような構成に
より供給でれるようになっている。
つ捷り、エミッタが電源Ｖｃｃに接続されるＰＮＰ形の
トランジスタＱ＋ げ、共通接続されるベースおよびエ
ミッタが定電流源Ｉｏを介し、て接地嘔れている。この
トランジスタＱ１ とカレントミラー回路を構成するＰ
ＮＰ形のトランジスタＱ２は、エミッタが電源Ｖｃｃに
接続され、ベースがトランジスタＱ２のベースに接続さ
れ、コレクタが図示極性のダイオードＤ１および抵抗Ｒ
１を介して接地きれている。上記トランジスタＱ２のコ
レクタおよびダイオードの接続中点は、コンデンサｃ１
を介して接地てれると共に、抵抗Ｒ２およびＲ３を対応
的に介して上記トランジスタＱｌｌおよびＱ１２の各ベ
ースに接続されるものでろる。
トランジスタＱ＋ げ、共通接続されるベースおよびエ
ミッタが定電流源Ｉｏを介し、て接地嘔れている。この
トランジスタＱ１ とカレントミラー回路を構成するＰ
ＮＰ形のトランジスタＱ２は、エミッタが電源Ｖｃｃに
接続され、ベースがトランジスタＱ２のベースに接続さ
れ、コレクタが図示極性のダイオードＤ１および抵抗Ｒ
１を介して接地きれている。上記トランジスタＱ２のコ
レクタおよびダイオードの接続中点は、コンデンサｃ１
を介して接地てれると共に、抵抗Ｒ２およびＲ３を対応
的に介して上記トランジスタＱｌｌおよびＱ１２の各ベ
ースに接続されるものでろる。
したがって、第１図のトランジスタＱｌ、Ｑ２でなるカ
レントミラー回路は、上記定電流源Ｉｏ電流に略等しい
電流を上記ダイオードＤ１および抵抗Ｒ１に供給するも
のである。これらダイオードＤ、および抵抗Ｒ１による
電圧降下は、抵抗Ｒ２およびＲ３に介して対応的に上記
トランジスタＱ１およびＱ２に対し安定したベースバイ
アスを供給するものである。寸だ、上記コンデンサＣ１
ば、ノイズ成分を接地に側路するように働くものである
。」二記第１の差動対トランジスタＱｔ＋＋Ｑ＋□の共
通エミッタ に接続される抵抗ＲＯは、特にローノイズ
化を目的として定電流源に変えて用いられるものである
。
レントミラー回路は、上記定電流源Ｉｏ電流に略等しい
電流を上記ダイオードＤ１および抵抗Ｒ１に供給するも
のである。これらダイオードＤ、および抵抗Ｒ１による
電圧降下は、抵抗Ｒ２およびＲ３に介して対応的に上記
トランジスタＱ１およびＱ２に対し安定したベースバイ
アスを供給するものである。寸だ、上記コンデンサＣ１
ば、ノイズ成分を接地に側路するように働くものである
。」二記第１の差動対トランジスタＱｔ＋＋Ｑ＋□の共
通エミッタ に接続される抵抗ＲＯは、特にローノイズ
化を目的として定電流源に変えて用いられるものである
。
しかしながら、第１図の回路は、電源Ｖｃｃ’ｉｌ（圧
のｆｌｉに対して、トランジスタＱ２のコレクタおよび
ダイオードＤ１の接続中点の電位Ｖａが安定化てれるよ
うになされているが、電源Ｖｃｃ電圧が低下する減電圧
状態では、第１の差動対トランジスタＱ＋１１Ｑ１２そ
れぞれのコレクターエミッタ間電圧が小さくなり、トラ
ンジスタＱ１１１Ｑ１２が飽和状態になり急激にそれら
の利得が小でくなるといった欠点がある。また、電源Ｖ
ｃｃ＊圧が低下した状態で第１の平衡入力端子ＩＸａ
、 ＩＸｂに大入力が加えられると、トランジスタＱ＋
１１Ｑ’ｌ□は、コレクターエミッタ間電圧が小さいの
で、飽和状態となり異常動作の原因ともなっていた。
のｆｌｉに対して、トランジスタＱ２のコレクタおよび
ダイオードＤ１の接続中点の電位Ｖａが安定化てれるよ
うになされているが、電源Ｖｃｃ電圧が低下する減電圧
状態では、第１の差動対トランジスタＱ＋１１Ｑ１２そ
れぞれのコレクターエミッタ間電圧が小さくなり、トラ
ンジスタＱ１１１Ｑ１２が飽和状態になり急激にそれら
の利得が小でくなるといった欠点がある。また、電源Ｖ
ｃｃ＊圧が低下した状態で第１の平衡入力端子ＩＸａ
、 ＩＸｂに大入力が加えられると、トランジスタＱ＋
１１Ｑ’ｌ□は、コレクターエミッタ間電圧が小さいの
で、飽和状態となり異常動作の原因ともなっていた。
これに対し、減電圧状態での動作を安定化するには抵抗
Ｒ８の電圧降下を小さくすれば良いが第１の平衡入力端
子ＩＸａ、 ＩＸｂに供給てれる例えばノイズによる同
相入力を抑圧し得なくなるものであり、抵抗Ｒ８の電圧
降下は熱電圧ＶＴに比較して充分大きな値としなければ
ならない。
Ｒ８の電圧降下を小さくすれば良いが第１の平衡入力端
子ＩＸａ、 ＩＸｂに供給てれる例えばノイズによる同
相入力を抑圧し得なくなるものであり、抵抗Ｒ８の電圧
降下は熱電圧ＶＴに比較して充分大きな値としなければ
ならない。
なお、熱電圧ＶＴは、ｋをデルラマン定数Ｔを絶対温度
、ｑを電子の電荷とすれば、 ＶＴ＝ｋＴ／ｑで示され
るものである。
、ｑを電子の電荷とすれば、 ＶＴ＝ｋＴ／ｑで示され
るものである。
この発明は上記の点に鑑みてな妊れたもので、電源電圧
が低下した状態であっても安定に動作し、ノイズの少い
良好なダブルバランス回路を提供することを目的とする
。
が低下した状態であっても安定に動作し、ノイズの少い
良好なダブルバランス回路を提供することを目的とする
。
〔発明の概要〕
この発明は、第１の差動対トランジスタの各コレクタ側
に第２および第３の差動％Ｊ ）ランジスタそれぞれの
共通エミ、ツタを対応的に接続すると共に、定電流源お
よびカレントミラー回路を有するバイアス部により前記
第１の差！Ｉ工ｊ対トランジスタに各ベースバイアスを
供給し、アナログ信号の乗算をなすダブル・ぐランス回
路において、前記カレントミラー回路を構成するトラン
ジスタのコレクタ電圧を所定のレベルに分圧し前記第１
の差動対トランジスタのペースバイアスとする手段を具
備してなることを特徴とするものである。
に第２および第３の差動％Ｊ ）ランジスタそれぞれの
共通エミ、ツタを対応的に接続すると共に、定電流源お
よびカレントミラー回路を有するバイアス部により前記
第１の差！Ｉ工ｊ対トランジスタに各ベースバイアスを
供給し、アナログ信号の乗算をなすダブル・ぐランス回
路において、前記カレントミラー回路を構成するトラン
ジスタのコレクタ電圧を所定のレベルに分圧し前記第１
の差動対トランジスタのペースバイアスとする手段を具
備してなることを特徴とするものである。
以下図面を参照１７てこの発明の一実施例につき詳細に
説明する。
説明する。
第２図にこの発明によるダブルバランス回路を示すもの
である。但し、第２図中、第１図と同一部分には同一符
号を付してその説明全省略するものとする。
である。但し、第２図中、第１図と同一部分には同一符
号を付してその説明全省略するものとする。
すなわち、前記トランジスタＱ２のコレクタおよびダイ
オードＤ、のアノード相互間には、抵抗ＲＩＯ１が介挿
接続てれている。上記抵抗ＲＩＯおよび前記ダイオード
のアノードの接続中点は、前記トランジスタＱ２のコレ
クタ電圧が上記抵抗ＲＩＯとダイオードＤＩおよび前記
抵抗Ｒ１とにより分圧される電圧が導出きれるものであ
り、前記抵抗Ｒ２＋ Ｒ３＋コンデンサＣ１の共通一端
が接続されている。
オードＤ、のアノード相互間には、抵抗ＲＩＯ１が介挿
接続てれている。上記抵抗ＲＩＯおよび前記ダイオード
のアノードの接続中点は、前記トランジスタＱ２のコレ
クタ電圧が上記抵抗ＲＩＯとダイオードＤＩおよび前記
抵抗Ｒ１とにより分圧される電圧が導出きれるものであ
り、前記抵抗Ｒ２＋ Ｒ３＋コンデンサＣ１の共通一端
が接続されている。
以上のような構成を備えたダブルバランス回路において
、電源Ｖｃｃ’屯圧が低下する減電圧状態となると、ト
ランジスタＱ２のコレクタ電流が減少しダイオードＤ、
のアノードの電位ＶＢ（つまりバイアス電圧）が低下す
る。このため、第１０差動対トランジスタＱ１１１Ｑ１
２が急激に飽和状態となることが防止されるようになる
ので、第２図のダブルバランス回路は、全体の利得の低
下がゆるやか且つ少なくなり、減電圧状態とされても安
定に動作するものである。
、電源Ｖｃｃ’屯圧が低下する減電圧状態となると、ト
ランジスタＱ２のコレクタ電流が減少しダイオードＤ、
のアノードの電位ＶＢ（つまりバイアス電圧）が低下す
る。このため、第１０差動対トランジスタＱ１１１Ｑ１
２が急激に飽和状態となることが防止されるようになる
ので、第２図のダブルバランス回路は、全体の利得の低
下がゆるやか且つ少なくなり、減電圧状態とされても安
定に動作するものである。
ここで、抵抗ＲｏおよびＲＩＱ による電圧降下をそれ
ぞれ７００ ｍＶお、１： ヒ３００ ｍＶ Ｋ設定し
た場合、第２図の回路と第１図の回路を比較すると、第
２図の回路は電源Ｖｃｃ電圧に対しトランジスタＱＩＩ
；ｈるい（ｌＺｔＱ ｔ□のコレクターエミッタ間電圧
ＶＣＥが第３図中実線で示でれるように変化するもので
ある。これに対して、第１図の回路は電源Ｖｃｃ電圧に
対しトランジスタＱ１１ろるい１ｊＱｔ２のコレクター
エミッタ間軍、圧ＶＣＥが第３図中破線で示されるよう
に変化する。
ぞれ７００ ｍＶお、１： ヒ３００ ｍＶ Ｋ設定し
た場合、第２図の回路と第１図の回路を比較すると、第
２図の回路は電源Ｖｃｃ電圧に対しトランジスタＱＩＩ
；ｈるい（ｌＺｔＱ ｔ□のコレクターエミッタ間電圧
ＶＣＥが第３図中実線で示でれるように変化するもので
ある。これに対して、第１図の回路は電源Ｖｃｃ電圧に
対しトランジスタＱ１１ろるい１ｊＱｔ２のコレクター
エミッタ間軍、圧ＶＣＥが第３図中破線で示されるよう
に変化する。
このような比較によれば第３図からも明ら〃・なように
、第２図の回路は、電源Ｖｃｃ電圧の低下に対してトラ
ンジスタＱ１□乃至Ｑ１□のコレクターエミッタ間電圧
の変化がゆるやかでアリ、安定に動作することがわかる
。
、第２図の回路は、電源Ｖｃｃ電圧の低下に対してトラ
ンジスタＱ１□乃至Ｑ１□のコレクターエミッタ間電圧
の変化がゆるやかでアリ、安定に動作することがわかる
。
また、第２図の回路は、抵抗ＲＯによる電圧降下を熱電
圧ＶＴに対して充分高くとることができるので第１の平
衡入力端子ＩＸａ 、 ＩＸｂに供される同相人力を充
分に抑圧し得るものであり、良好なローノイズ特性を示
すものである。
圧ＶＴに対して充分高くとることができるので第１の平
衡入力端子ＩＸａ 、 ＩＸｂに供される同相人力を充
分に抑圧し得るものであり、良好なローノイズ特性を示
すものである。
ところで、トランジスタＱ２が飽和状態となる電源Ｖｃ
ｃ［圧は、トラン・ゾスタＱ２の飽和状態となる飽和電
圧と、ダイオードＤ１の順方向電圧と、抵抗Ｒ１＋Ｒ１
０それぞれの電圧降下の総和となる。１だトランジスタ
Ｑ１１ 乃至Ｑ１２が飽和状態となる電源Ｖｃｃ電圧は
、トランジスタＱ１１ 乃至Ｑ１２の飽オロ電圧と、ト
ランジスタＱ２１１Ｑ２２ 乃至Ｑ３１１Ｑ３２ の
ベース−エミッタ間電圧と、抵抗ＲＯの電圧降下の総和
となる。
ｃ［圧は、トラン・ゾスタＱ２の飽和状態となる飽和電
圧と、ダイオードＤ１の順方向電圧と、抵抗Ｒ１＋Ｒ１
０それぞれの電圧降下の総和となる。１だトランジスタ
Ｑ１１ 乃至Ｑ１２が飽和状態となる電源Ｖｃｃ電圧は
、トランジスタＱ１１ 乃至Ｑ１２の飽オロ電圧と、ト
ランジスタＱ２１１Ｑ２２ 乃至Ｑ３１１Ｑ３２ の
ベース−エミッタ間電圧と、抵抗ＲＯの電圧降下の総和
となる。
そこで、ダイオードＤ＋ としてペース−ルクタ間を短
絡したトランジスタを用いるならば、ダイオードＤ、の
順方向電圧とトランノスタＱ２１１Ｑ２２乃至Ｑ３１１
Ｑ３２のベース−エミッタ間電圧とが略等しくナリ、ト
ランジスタＱ２が飽和状態となる電源Ｖｃｃ電圧と、第
１の差動対トランジスタＱ＋１１Ｑ＋２が飽和状態とな
る電源Ｖｃｃ電圧との差は、抵抗ＲＩＯの電圧降下ぶん
だけとなる。これにより、抵抗ＲＩＯは、抵抗値を所望
の降下′重圧が得られるように適宜設定すれば良い。ま
た、谷トランジスタＱ２１１Ｑ２□。
絡したトランジスタを用いるならば、ダイオードＤ、の
順方向電圧とトランノスタＱ２１１Ｑ２２乃至Ｑ３１１
Ｑ３２のベース−エミッタ間電圧とが略等しくナリ、ト
ランジスタＱ２が飽和状態となる電源Ｖｃｃ電圧と、第
１の差動対トランジスタＱ＋１１Ｑ＋２が飽和状態とな
る電源Ｖｃｃ電圧との差は、抵抗ＲＩＯの電圧降下ぶん
だけとなる。これにより、抵抗ＲＩＯは、抵抗値を所望
の降下′重圧が得られるように適宜設定すれば良い。ま
た、谷トランジスタＱ２１１Ｑ２□。
Ｑ３１ＰＱ３２に供給される電源電圧が電源ＶＣＣ電圧
よりも低い場合、それに応じて抵抗ＲＩＯの電圧降下を
大きくして−やれば良い。
よりも低い場合、それに応じて抵抗ＲＩＯの電圧降下を
大きくして−やれば良い。
なお、この発明は上記実施例のみに限定されるものでは
なく、例えば第４図に示すように変形しても良い。但し
、第４図中、第２図と同一部分には同一符号を付してそ
の説明を省略する。
なく、例えば第４図に示すように変形しても良い。但し
、第４図中、第２図と同一部分には同一符号を付してそ
の説明を省略する。
すなわち、カレントミラー回↓・１６を］１η成する前
記各トランジスタＱｌ 、Ｑ２の各エミッタは、対応
的に抵抗ＲＩＩ ＋ Ｒ１２を介して電源Ｖｃｃに接続
しアーリー効果の影響を小てくしている。そして、ダイ
オードＤ、の力）わりにコレクターペース間を共通接続
したトランジスタＱ３が用いられている。捷た、第１の
差動対トランジスタＱ＋３１ＱＩ４それぞれのエミッタ
間には、抵抗Ｒ１１ＩＲ１２が直列的に介挿接続はれ、
抵抗Ｒ１１Ｒ１２の接続中点に抵抗Ｒ８一端が接続され
てローノイズ化がなをれるようになっているものでるる
。
記各トランジスタＱｌ 、Ｑ２の各エミッタは、対応
的に抵抗ＲＩＩ ＋ Ｒ１２を介して電源Ｖｃｃに接続
しアーリー効果の影響を小てくしている。そして、ダイ
オードＤ、の力）わりにコレクターペース間を共通接続
したトランジスタＱ３が用いられている。捷た、第１の
差動対トランジスタＱ＋３１ＱＩ４それぞれのエミッタ
間には、抵抗Ｒ１１ＩＲ１２が直列的に介挿接続はれ、
抵抗Ｒ１１Ｒ１２の接続中点に抵抗Ｒ８一端が接続され
てローノイズ化がなをれるようになっているものでるる
。
その他、種々の変形や適用はこの発明の要旨を逸脱しな
い範囲で可能であることは言う迄もない。
い範囲で可能であることは言う迄もない。
以上詳述したようにこの発明によれば、電源電圧が低下
した状態であっても安定に動作し、ノイズの少ない良好
なダブルバランス回路全提供することができるものであ
る。
した状態であっても安定に動作し、ノイズの少ない良好
なダブルバランス回路全提供することができるものであ
る。
第１図は従来のダブルバランス回路を示す回路図、第２
図はこの発明に係るダブルバランス０）コ路 し）−−Ｊ 回路を示す回路図、第３図は第２図の効果を説明するた
めに用いた図、第４図は他の実施例を示す図である。 Ｑｌｌｌ ＱＩ２１ Ｑ２１Ｐ Ｑ２２１ Ｑａ＋＋
Ｑ３□＋ Ｑ Ｉ＋Ｑ２ 、Ｑｓ ”・）ランソスタ
、Ｒｏ 、Ｒ，、、、、。 Ｒ３＋ ＲＩｏｎ”’ｐＲ１２”’抵抗、■ｏ・・・定
電流源、＝Ｄ１ ・・・ダイオード。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 ＶＣＣ［、ＶＪ
図はこの発明に係るダブルバランス０）コ路 し）−−Ｊ 回路を示す回路図、第３図は第２図の効果を説明するた
めに用いた図、第４図は他の実施例を示す図である。 Ｑｌｌｌ ＱＩ２１ Ｑ２１Ｐ Ｑ２２１ Ｑａ＋＋
Ｑ３□＋ Ｑ Ｉ＋Ｑ２ 、Ｑｓ ”・）ランソスタ
、Ｒｏ 、Ｒ，、、、、。 Ｒ３＋ ＲＩｏｎ”’ｐＲ１２”’抵抗、■ｏ・・・定
電流源、＝Ｄ１ ・・・ダイオード。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 ＶＣＣ［、ＶＪ
Claims (1)
- 第１の差動対トランジスタの各コレクタ側に第２および
第３の差動対トランジスタそれぞれの共、１１エミ、、
夕を対応的に接続すると共に、定電流源およびカレント
ミラー回路を有するバイアス部により前記第１の差動対
トランジスタに各ペースバイアスを供給し、アナログ信
号の乗算をなすダブルバランス回路において、前記カレ
ントミラー回路を構成するトランジスタのコレクタ′市
圧を所定のレベルに分圧し前記第１の差動対トランジス
タのベースバイアスとする手段を具備してなることを特
徴とするダブルバランス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19557782A JPS5985574A (ja) | 1982-11-08 | 1982-11-08 | ダブルバランス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19557782A JPS5985574A (ja) | 1982-11-08 | 1982-11-08 | ダブルバランス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5985574A true JPS5985574A (ja) | 1984-05-17 |
| JPH0421363B2 JPH0421363B2 (ja) | 1992-04-09 |
Family
ID=16343442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19557782A Granted JPS5985574A (ja) | 1982-11-08 | 1982-11-08 | ダブルバランス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5985574A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619767A (ja) * | 1984-06-25 | 1986-01-17 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 乗算回路 |
| JPS623524A (ja) * | 1985-06-28 | 1987-01-09 | Mitsubishi Electric Corp | スイツチ回路 |
-
1982
- 1982-11-08 JP JP19557782A patent/JPS5985574A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619767A (ja) * | 1984-06-25 | 1986-01-17 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 乗算回路 |
| JPS623524A (ja) * | 1985-06-28 | 1987-01-09 | Mitsubishi Electric Corp | スイツチ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0421363B2 (ja) | 1992-04-09 |
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