JPS619767A - 乗算回路 - Google Patents
乗算回路Info
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- JPS619767A JPS619767A JP60064030A JP6403085A JPS619767A JP S619767 A JPS619767 A JP S619767A JP 60064030 A JP60064030 A JP 60064030A JP 6403085 A JP6403085 A JP 6403085A JP S619767 A JPS619767 A JP S619767A
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- 239000004065 semiconductor Substances 0.000 description 3
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Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/06—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using colour palettes, e.g. look-up tables
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- Controls And Circuits For Display Device (AREA)
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- Amplifiers (AREA)
- Variable-Direction Aerials And Aerial Arrays (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は４象限のアナログ乗算回路に関し特に、装置特
性の不整合による動作エラーを減少させるようにしたも
のである。 □ Ｂ、開示の概要 従来の線形出力乗算回路は２対の差動結合された乗算ト
ランジスタＴ１３、Ｔ１４及びＴ１５、Ｔ１６を有する
。乗算される値Ｖｘは差動アンプ１の差動入力に供給さ
れ、対応する差動電流■１及びＴ２に変換される。これ
らの電流は半導体接合部に供給され、１つの値ＶＸを表
わす対数的に歪みを生じた電圧を生成する。この電圧は
乗算トランジスタの制御電極に印加される。乗算される
もう１つの値ｖｙは差動アンプ２の差動入力に供給され
、対応する差動電流工３及びＴ４に変換される。差動ア
ンプ２の出力は２つの差動対の乗数トランジスタのテー
ル（ｔａｉｌ）接続にそれぞれ接続される。乗算トラン
ジスタの出力は交差結合され、４象限乗算機能を備えて
いる。装置Ｖｂｅの不整合によるＯ信号オフセットエラ
ーは、差動アンプ２の定常電流に等しい電流を、該差動
アンプの２つの出力に注入することにより補正される。
性の不整合による動作エラーを減少させるようにしたも
のである。 □ Ｂ、開示の概要 従来の線形出力乗算回路は２対の差動結合された乗算ト
ランジスタＴ１３、Ｔ１４及びＴ１５、Ｔ１６を有する
。乗算される値Ｖｘは差動アンプ１の差動入力に供給さ
れ、対応する差動電流■１及びＴ２に変換される。これ
らの電流は半導体接合部に供給され、１つの値ＶＸを表
わす対数的に歪みを生じた電圧を生成する。この電圧は
乗算トランジスタの制御電極に印加される。乗算される
もう１つの値ｖｙは差動アンプ２の差動入力に供給され
、対応する差動電流工３及びＴ４に変換される。差動ア
ンプ２の出力は２つの差動対の乗数トランジスタのテー
ル（ｔａｉｌ）接続にそれぞれ接続される。乗算トラン
ジスタの出力は交差結合され、４象限乗算機能を備えて
いる。装置Ｖｂｅの不整合によるＯ信号オフセットエラ
ーは、差動アンプ２の定常電流に等しい電流を、該差動
アンプの２つの出力に注入することにより補正される。
これは、該アンプへの０．差動入力（Ｖｙ＝Ｏ）により
、乗算トランジスタに電流が流れず、０出力状態が確保
されることを意味する。更に、非０人力信号の残留エラ
ーは印加された入力信号Ｖｙに比例する。注入される電
流は別個の電流ソース（Ｔ２４、Ｒ２４）及び電流反射
配列（Ｔ１７、Ｔ１８．Ｔ１９及びＴ２５）により生成
される。
、乗算トランジスタに電流が流れず、０出力状態が確保
されることを意味する。更に、非０人力信号の残留エラ
ーは印加された入力信号Ｖｙに比例する。注入される電
流は別個の電流ソース（Ｔ２４、Ｒ２４）及び電流反射
配列（Ｔ１７、Ｔ１８．Ｔ１９及びＴ２５）により生成
される。
Ｃ０従来の技術
４象限乗算回路は技術的によく知られて、多くの技術論
文に記載されている。このような論文の例として、Ｂギ
ルバート“準ナノ秒応答する精密な４象限乗算回路”（
ＩＥＥＥ固体回路ジャーナル第５Ｃ−３巻第４号、１９
６８年、３６５〜３７３頁）などがある。
文に記載されている。このような論文の例として、Ｂギ
ルバート“準ナノ秒応答する精密な４象限乗算回路”（
ＩＥＥＥ固体回路ジャーナル第５Ｃ−３巻第４号、１９
６８年、３６５〜３７３頁）などがある。
前述の参考文献などに記載されているように、４象限乗
算回路の乗算機能は、差動接続され、出力が交差結合さ
れた２対のトランジスタにより実行される。簡単に言え
ば、乗算される１つの値は差動電圧として、差動接続さ
れた２対のトランジスタのベースに印加され、乗算され
るもう１つの値は差動電流として、差動接続された２対
のテール接続部に印加される。差動対の非線形動作を補
償するため、最初それ自体が差動電流として生成された
１つの値が半導体接合装置によりあらかじめ歪みを生じ
た差動電圧に変換され、それが表わす差動電流に対数的
に関連づけられてから、２つの差動対のトランジスタに
印加される。乗算される要素の１つを、このように事前
に対数的に変換することにより、次に２つの差動対で生
じる指数関数的な歪みは打消される。
算回路の乗算機能は、差動接続され、出力が交差結合さ
れた２対のトランジスタにより実行される。簡単に言え
ば、乗算される１つの値は差動電圧として、差動接続さ
れた２対のトランジスタのベースに印加され、乗算され
るもう１つの値は差動電流として、差動接続された２対
のテール接続部に印加される。差動対の非線形動作を補
償するため、最初それ自体が差動電流として生成された
１つの値が半導体接合装置によりあらかじめ歪みを生じ
た差動電圧に変換され、それが表わす差動電流に対数的
に関連づけられてから、２つの差動対のトランジスタに
印加される。乗算される要素の１つを、このように事前
に対数的に変換することにより、次に２つの差動対で生
じる指数関数的な歪みは打消される。
このような乗算回路の設計が未調整の場合、２つの交差
結合された差動対を構成する４つのトランジスタのＶｂ
ｅの不整合と、あらかじめ歪みが与えられたトランジス
タＴ５及びＴ６のＶ ｂ ｅ不整合とからエラーが生じ
る。集積回路構造で隣接装置の通常の整合が２ ｍ Ｖ
と仮定すると、これらの装置の３シグマのエラーは最大
信号スイングの２．７％になるであろう。大抵の設計で
は、最大信号スイングは、最悪の場合に許容限度による
クリッピングを避けるため、差動対の定常テール電流の
２倍よりも小さくなるように調整されるが、そのために
エラーの％数が２倍になることがある。
結合された差動対を構成する４つのトランジスタのＶｂ
ｅの不整合と、あらかじめ歪みが与えられたトランジス
タＴ５及びＴ６のＶ ｂ ｅ不整合とからエラーが生じ
る。集積回路構造で隣接装置の通常の整合が２ ｍ Ｖ
と仮定すると、これらの装置の３シグマのエラーは最大
信号スイングの２．７％になるであろう。大抵の設計で
は、最大信号スイングは、最悪の場合に許容限度による
クリッピングを避けるため、差動対の定常テール電流の
２倍よりも小さくなるように調整されるが、そのために
エラーの％数が２倍になることがある。
更に、このエラーは出力信号レベルとは無関係である。
従って、出力信号レベルが低い場合、必然的に信号に対
するエラーの％値は相対的に高くなり、場合によっては
許容限度以上に大きくなることがある。
するエラーの％値は相対的に高くなり、場合によっては
許容限度以上に大きくなることがある。
Ｄ０発明が解決しようとする問題点 □本発明の
目的はすぐれたエラー性能を有する４象限乗算回路を提
供することである。
目的はすぐれたエラー性能を有する４象限乗算回路を提
供することである。
Ｅ０問題点を解決するための手段
乗算すべき第１の電気的な値を表わす差動電圧が印加さ
れる制御電極を有し、かつ乗算すべき第２の電気的な値
を表わす差動電圧が入力に印加される差動アンプの２つ
の差動出力の１つに接続されたテール接続部を有する、
差動接続された１対のトランジスタにより２つの信号値
の乗算を実行する乗算回路において、 前記差動アンプの前記１つの出力に電流供給手段を接続
し、前記差動アンプへＯ差動電圧が入力として供給され
た場合に、前記電流供給手段だけから前記差動アンプに
定常電流が供給され、前記差動接続された１対のトラン
ジスタのテール接続部を電流が流れないように適切な大
きさの電流を前記電流供給手段から前記差動アンプに供
給することにより、前記乗算回路は改良される。
れる制御電極を有し、かつ乗算すべき第２の電気的な値
を表わす差動電圧が入力に印加される差動アンプの２つ
の差動出力の１つに接続されたテール接続部を有する、
差動接続された１対のトランジスタにより２つの信号値
の乗算を実行する乗算回路において、 前記差動アンプの前記１つの出力に電流供給手段を接続
し、前記差動アンプへＯ差動電圧が入力として供給され
た場合に、前記電流供給手段だけから前記差動アンプに
定常電流が供給され、前記差動接続された１対のトラン
ジスタのテール接続部を電流が流れないように適切な大
きさの電流を前記電流供給手段から前記差動アンプに供
給することにより、前記乗算回路は改良される。
Ｆ、実施例
第２図の４象限乗算回路において、乗算すべき第１の電
気的な値は差動アンプ１に入力として印加され、該アン
プの一定の定常電流Ｉｘを、該アンプからの２つの出力
線３及び４の出力電流■１及び工２にそれぞれ比例させ
る。この例では、差動アンプは通常、２つのトランジス
タＴ３及びＴ４から成り、これらのトランジスタのエミ
ッタ端子は抵抗器ＲＸを介して接続され、更にトランジ
スタＴ１、抵抗器Ｒ１の組合せの電流ソースと、トラン
ジスタＴ２、抵抗器Ｒ２の組合せの同じ電流ソースにそ
れぞれ接続される。作動アンプ１のこの２つの電流ソー
スは同等の定常電流Ｉｘを生成する。従って、差動アン
プ１を、差動入力信号が印加されない、すなわちＶ ｘ
＝ Ｏのバイアスレベルに保持することにより、出力
線３及び４に差動出力電流は生じないから、１１＝Ｉ２
＝Ｉｘになる。
気的な値は差動アンプ１に入力として印加され、該アン
プの一定の定常電流Ｉｘを、該アンプからの２つの出力
線３及び４の出力電流■１及び工２にそれぞれ比例させ
る。この例では、差動アンプは通常、２つのトランジス
タＴ３及びＴ４から成り、これらのトランジスタのエミ
ッタ端子は抵抗器ＲＸを介して接続され、更にトランジ
スタＴ１、抵抗器Ｒ１の組合せの電流ソースと、トラン
ジスタＴ２、抵抗器Ｒ２の組合せの同じ電流ソースにそ
れぞれ接続される。作動アンプ１のこの２つの電流ソー
スは同等の定常電流Ｉｘを生成する。従って、差動アン
プ１を、差動入力信号が印加されない、すなわちＶ ｘ
＝ Ｏのバイアスレベルに保持することにより、出力
線３及び４に差動出力電流は生じないから、１１＝Ｉ２
＝Ｉｘになる。
同様に、乗算すべき第２の電気的な値は差動アンプ２に
入力として印加され、該アンプの一定の定常電流工ｙを
、該アンプからの２つの出力線５及び６の出力電流■３
及び工４にそれぞれ比例させる。差動アンプ２は、２つ
のトランジスタＴ９及ＴＩＯから成り、これらのトラン
ジスタのエミッタ端子は抵抗器Ｒｙを介して接続され、
更にトランジスタＴ７″、抵抗器Ｒ７の組合せの電流ソ
ースと、トランジスタＴ８、抵抗器Ｒ８の組合せの同じ
電流ソースにそれぞれ接続される。差動アンプ２のこの
２つの電流ソースは同等の定常電流工ｙを生成する。従
って、差動アンプ２を、差動入力信号が印加されない、
すなわちＶ ｙ ＝ Ｏのバイアスレベルに保持するこ
とにより、出力線５及び６に差動出力電流は生じないか
ら、ｌ３＝Ｉ４＝工ｙになる。
入力として印加され、該アンプの一定の定常電流工ｙを
、該アンプからの２つの出力線５及び６の出力電流■３
及び工４にそれぞれ比例させる。差動アンプ２は、２つ
のトランジスタＴ９及ＴＩＯから成り、これらのトラン
ジスタのエミッタ端子は抵抗器Ｒｙを介して接続され、
更にトランジスタＴ７″、抵抗器Ｒ７の組合せの電流ソ
ースと、トランジスタＴ８、抵抗器Ｒ８の組合せの同じ
電流ソースにそれぞれ接続される。差動アンプ２のこの
２つの電流ソースは同等の定常電流工ｙを生成する。従
って、差動アンプ２を、差動入力信号が印加されない、
すなわちＶ ｙ ＝ Ｏのバイアスレベルに保持するこ
とにより、出力線５及び６に差動出力電流は生じないか
ら、ｌ３＝Ｉ４＝工ｙになる。
乗算機能は、差動接続された２対のトランジスタＴ１３
、Ｔ１４及びＴ１５、Ｔ１６により実行される。差動ア
ンプ１の出力線３はトランジスタＴ１４、Ｔ１５のベー
ス端子に接続され、出力線４はトランジスタＴ１３、Ｔ
１６のベース端子に接続される。トランジスタＴ５及び
Ｔ６から成る１対の半導体接合装置は出力線３及び４に
それぞれ接続される。これらの接合部の非線形特性によ
り、差動アンプ１の出力電流工１及び工２の値に対数的
に関連した電圧が生じる。２対の乗算トランジスタＴ１
３、Ｔ１４及びＴ１５、Ｔ１６のベース入力として印加
されるのは、これらのあらかじめ歪みを生じた、Ｖｘの
入力値を表わす信号で°ある。出力線５はトランジスタ
Ｔ１３、Ｔ１４のエミッタ端子に接続され、出力線６は
トランジスタＴ１５、Ｔ１６のエミッタ端子に接続され
る。
、Ｔ１４及びＴ１５、Ｔ１６により実行される。差動ア
ンプ１の出力線３はトランジスタＴ１４、Ｔ１５のベー
ス端子に接続され、出力線４はトランジスタＴ１３、Ｔ
１６のベース端子に接続される。トランジスタＴ５及び
Ｔ６から成る１対の半導体接合装置は出力線３及び４に
それぞれ接続される。これらの接合部の非線形特性によ
り、差動アンプ１の出力電流工１及び工２の値に対数的
に関連した電圧が生じる。２対の乗算トランジスタＴ１
３、Ｔ１４及びＴ１５、Ｔ１６のベース入力として印加
されるのは、これらのあらかじめ歪みを生じた、Ｖｘの
入力値を表わす信号で°ある。出力線５はトランジスタ
Ｔ１３、Ｔ１４のエミッタ端子に接続され、出力線６は
トランジスタＴ１５、Ｔ１６のエミッタ端子に接続され
る。
４象限乗算動作は、乗算トランジスタのコレクタ端子の
出力を交差結合することにより完了する。
出力を交差結合することにより完了する。
従って、トランジスタＴ１３及びＴ１５のコレクタ端子
が結合され、トランジスタＴ１４及びＴ１６のコレクタ
端子が結合される。
が結合され、トランジスタＴ１４及びＴ１６のコレクタ
端子が結合される。
出力線７及び８に生じた差動出力電流Ｉ０１及びＩＯ２
の大きさの符号はそれぞれ、入力信号ＶＸ及びＶｙの積
の大きさと符号に対応する。反射回路のトランジスタＴ
２０、Ｔ２１、Ｔ２２ならびに関連する抵抗器Ｒ２１、
Ｒ２２は、出力線７゜８の差動電流を変換して出力端子
９に単一終端の出力信号■○を出力する。
の大きさの符号はそれぞれ、入力信号ＶＸ及びＶｙの積
の大きさと符号に対応する。反射回路のトランジスタＴ
２０、Ｔ２１、Ｔ２２ならびに関連する抵抗器Ｒ２１、
Ｒ２２は、出力線７゜８の差動電流を変換して出力端子
９に単一終端の出力信号■○を出力する。
４」１り１算Ｉ」り失鰻祈−
ＩＯ＝ＩＯ１−Ｉｃ２とする。
１１＝Ｉｘ（１−Δｘ）＝Ｉ ｘ−Ｖｘ／Ｒｘｌ２＝Ｉ
ｘ（１＋Δｘ）＝Ｉ ｘ＋Ｖｘ／Ｒｘとなるように Δｘ＝Ｖｘ／ （ＩｘＲｘ） を定義し、ｌ３＝Ｉｙ
（１−Ａｙ）＝Ｉｙ−Ｖｙ／ＲｙＩ ４ ＝ Ｉ ｙ
（１＋ Ａ ｙ ） ＝ Ｉ ’ｊ ＋ Ｖ ｙ ／
Ｒｙとなるように Ａｙ”Ｖｙ／ （ＩｙＲｙ）を定義する。
ｘ（１＋Δｘ）＝Ｉ ｘ＋Ｖｘ／Ｒｘとなるように Δｘ＝Ｖｘ／ （ＩｘＲｘ） を定義し、ｌ３＝Ｉｙ
（１−Ａｙ）＝Ｉｙ−Ｖｙ／ＲｙＩ ４ ＝ Ｉ ｙ
（１＋ Ａ ｙ ） ＝ Ｉ ’ｊ ＋ Ｖ ｙ ／
Ｒｙとなるように Ａｙ”Ｖｙ／ （ＩｙＲｙ）を定義する。
トランジスタＴ５はトランジスタＴ６と同一、トランジ
スタＴ１３はトランジスタＴ１４と同一、トランジスタ
Ｔ１５はトランジスタＴ１６と同一であると仮定すると
、 Ｉ ｃ （Ｔ１３）／ Ｉ ｃ （Ｔ１４）＝Ｉ ｃ
（Ｔ１６）／ Ｉ ａ （Ｔ１５）＝１１／Ｔ２＝ （
１−Δｘ）／（１＋ΔＸ）Ｉ ｃ（Ｔ１３）／ Ｉ ｃ
（Ｔ１．４）＝ Ｉ ３＝ Ｉ ｙ（１−Ａｙ）Ｉ ｃ
（Ｔ１５）／ Ｉ ｃ （Ｔ１６）＝ Ｉ ４ ＝
Ｉ ｙ＜１＋Δｙ）である。よって Ｉ ｃ（Ｔ １３）＝ １／ ２ Ｉ ｙ（１−Δｘ）
（１−Ａｙ）Ｉ ｃ（Ｔ１４）＝１／２ Ｉ ｙ（１＋
Δｘ）（１−Ａｙ）Ｉｃ（Ｔ１５）＝１／２Ｉｙ（１＋
Δｘ）（１＋Δｙ）Ｉｃ（Ｔ１６）＝１／２１ｙ（１−
Δｘ）（１＋Δｙ）である。
スタＴ１３はトランジスタＴ１４と同一、トランジスタ
Ｔ１５はトランジスタＴ１６と同一であると仮定すると
、 Ｉ ｃ （Ｔ１３）／ Ｉ ｃ （Ｔ１４）＝Ｉ ｃ
（Ｔ１６）／ Ｉ ａ （Ｔ１５）＝１１／Ｔ２＝ （
１−Δｘ）／（１＋ΔＸ）Ｉ ｃ（Ｔ１３）／ Ｉ ｃ
（Ｔ１．４）＝ Ｉ ３＝ Ｉ ｙ（１−Ａｙ）Ｉ ｃ
（Ｔ１５）／ Ｉ ｃ （Ｔ１６）＝ Ｉ ４ ＝
Ｉ ｙ＜１＋Δｙ）である。よって Ｉ ｃ（Ｔ １３）＝ １／ ２ Ｉ ｙ（１−Δｘ）
（１−Ａｙ）Ｉ ｃ（Ｔ１４）＝１／２ Ｉ ｙ（１＋
Δｘ）（１−Ａｙ）Ｉｃ（Ｔ１５）＝１／２Ｉｙ（１＋
Δｘ）（１＋Δｙ）Ｉｃ（Ｔ１６）＝１／２１ｙ（１−
Δｘ）（１＋Δｙ）である。
Ｉ Ｏ］＝ Ｉ ｃ （Ｔ１３）＋ Ｉ ｃ （Ｔ１５
）＝ Ｉ ｙ （１＋ΔＸΔｙ）Ｉ ０２＝ Ｉ ｃ
（Ｔ１４）＋ Ｉ ｃ （Ｔ１６） ＝ Ｉ ｙ （１
−ΔＸΔｙ）であるから、 工○＝Ｉ０１−Ｉ０２＝２ＩｙΔＸΔｙ＝２ＶｘＶｙ／
（ＩｘＲｘＲｙ）である。
）＝ Ｉ ｙ （１＋ΔＸΔｙ）Ｉ ０２＝ Ｉ ｃ
（Ｔ１４）＋ Ｉ ｃ （Ｔ１６） ＝ Ｉ ｙ （１
−ΔＸΔｙ）であるから、 工○＝Ｉ０１−Ｉ０２＝２ＩｙΔＸΔｙ＝２ＶｘＶｙ／
（ＩｘＲｘＲｙ）である。
この最後の式から、出力電流工０は定常電流工ｙの値と
無関係であることが分る。
無関係であることが分る。
一又上」」［Ｌ旦１オレへぺ潜」フロ１賢装置のＶｂｅ
対Ｉｅ特性の不整合は、飽和電流□すなわちエミッタ接
合部の領域の比として最も都合よく取扱われる。
対Ｉｅ特性の不整合は、飽和電流□すなわちエミッタ接
合部の領域の比として最も都合よく取扱われる。
Ｉ ｅ１／ Ｉ ｅ２＝ ＡＩ／ Ａ２ｅｘｐ、（（Ｖ
ｂｅｌ −Ｖｂｅ２）／Ｖｔ）よって、 Ｖｂｅ１− Ｖｂｅ２＝ Ｖｔ Ｑ ｎ、（（Ｉ ｅｌ
／ Ｉ ｅ２）（Ａ２／ Ａｌ））である。ただし、Ａ
１はトランジスタＴ１のエミッタ領域、Ａ２はトランジ
スタＴ２のエミッタ領域等である。Ｖ ｔ ＝ ｋ Ｔ
／ ｑである。ただし、ｑ＝電子電荷、ｋ＝ボルツマ
ン定数、Ｔ＝絶対温度である。第２図に示す４象限乗算
回路のトランジスタＴ１３、Ｔ１４、Ｔ１５、Ｔ１６な
らびにダイオードＴ５、Ｔ６において、 ΔＶ＝Ｖｂ ｅ （Ｔ５）−Ｖｂ ｅ （Ｔ６）＝Ｖｔ
ｎ ｎ、（（Ｉ １／Ｉ ２）（Ａ６／Ａ５））と定
義すると、 Ｖ ｘ −０ １１＝Ｉ２かつＡＶ＝Ｖ’ｔ Ｑ ｎ、（Ａ６／Ａ５）
の場合、トランジスタＴ１３及びＴ１４にΔＶを印加す
ると、 Ｉ ｃ（Ｔ １３）／ Ｉ ｃ（Ｔ １４）＝（Ａ １
３／ Ａ １４）ｅｘｐ、 （ΔＶ／Ｖｔ）となり、ト
ランジスタＴ１５及びＴ１６にΔＶを印加すると、 Ｉ ｃ（Ｔ１５）／ Ｉ ｃ（Ｔ１６）”（Ａ１５／Ａ
１６）ｅｘｐ；（−ΔＶ／Ｖｔ）となる。
ｂｅｌ −Ｖｂｅ２）／Ｖｔ）よって、 Ｖｂｅ１− Ｖｂｅ２＝ Ｖｔ Ｑ ｎ、（（Ｉ ｅｌ
／ Ｉ ｅ２）（Ａ２／ Ａｌ））である。ただし、Ａ
１はトランジスタＴ１のエミッタ領域、Ａ２はトランジ
スタＴ２のエミッタ領域等である。Ｖ ｔ ＝ ｋ Ｔ
／ ｑである。ただし、ｑ＝電子電荷、ｋ＝ボルツマ
ン定数、Ｔ＝絶対温度である。第２図に示す４象限乗算
回路のトランジスタＴ１３、Ｔ１４、Ｔ１５、Ｔ１６な
らびにダイオードＴ５、Ｔ６において、 ΔＶ＝Ｖｂ ｅ （Ｔ５）−Ｖｂ ｅ （Ｔ６）＝Ｖｔ
ｎ ｎ、（（Ｉ １／Ｉ ２）（Ａ６／Ａ５））と定
義すると、 Ｖ ｘ −０ １１＝Ｉ２かつＡＶ＝Ｖ’ｔ Ｑ ｎ、（Ａ６／Ａ５）
の場合、トランジスタＴ１３及びＴ１４にΔＶを印加す
ると、 Ｉ ｃ（Ｔ １３）／ Ｉ ｃ（Ｔ １４）＝（Ａ １
３／ Ａ １４）ｅｘｐ、 （ΔＶ／Ｖｔ）となり、ト
ランジスタＴ１５及びＴ１６にΔＶを印加すると、 Ｉ ｃ（Ｔ１５）／ Ｉ ｃ（Ｔ１６）”（Ａ１５／Ａ
１６）ｅｘｐ；（−ΔＶ／Ｖｔ）となる。
Ａ１３／Ａ１４＝ （１＋Δ１）／ （１−Ａ１）Ａ１
５／Ａ１’６＝ （１＋Δ２）／ （１−Ａ２）Ａ６／
Ａ５＝ （１＋Δ３）、／（１−Ａ３）＝ｅｘｐ、（Δ
Ｖ／Ｖｔ） となるようにＡ１、Ａ２、Ａ３をそれぞれ定義すると、 Ｉｃ（Ｔ１３）／Ｉｃ（Ｔ１４）＝（１＋Δ１）（１＋
Δ３）／（１−Ａ１）（１−Ａ３）Ｉｃ（Ｔ１５）／Ｉ
ｃ（Ｔ１６）＝（１＋Δ２）（１−Ａ３）／（１−Ａ２
）（１＋Δ３）となる。ここで、 Ｉｃ （Ｔ１３）＋Ｉｃ （Ｔ１４）＝Ｉ３とすると、 Ｉｃ（Ｔ１３） ＝ １／２Ｉ３（１＋Δ１）（１÷Δ
３）／（１＋Δ１Δ３）Ｉｃ （Ｔ１４） ＝ １／２
Ｉ３ （１−Ａ１）（ｌ−Ａ３）／（１＋Δ１Δ３）と
なり、 Ｉｃ （Ｔ１５）＋Ｉｃ （Ｔ１６）＝Ｉ４とすると、 Ｉｃ（Ｔ］５）＝１／２Ｉ４（１＋Δ２）（１−Ａ３）
／（１−Δ２Δ３）Ｉｃ（Ｔ１６） ＝ １／２Ｉ４（
１−Ａ２）（１＋Δ３）／（１−Δ２Δ３）となる。よ
って、 工○＝ＩＯ２−Ｉ０３ ＝ （Ｉｃ（Ｔ１３）＋Ｉｃ（Ｔ１５）） （Ｉｃ
（Ｔ１４）＋Ｉｃ（Ｔ１６））＝ （Ｉｃ（Ｔ１３）−
Ｉｃ（ＴＩ４）） ＋ （Ｉｃ（Ｔ１５）−Ｉｃ（Ｔ１
６））上式で、 Ｉｃ（Ｔ１３）−Ｉｃ（Ｔ１４）＝Ｉ３（Δ１＋Δ３）
／（１＋Δ１Δ３）Ｉｃ（Ｔ１５）−Ｉｃ（Ｔ１６）＝
Ｉ４（Δ２−Δ３）／（１−Δ２Δ３）となるから、 ｌ０＝Ｉ３ （Δ１＋Δ３）／（１＋Δ１Δ３）＋Ｔ４
（Δ２−Δ３）／（１−Δ２Δ３）となる。ここで、 ｌ３＝１．ｙ（１−ΔＶ）、ｌ４＝Ｉｙ （１＋Δｙ）
を代入すれば、 ｌ０＝Ｉｙ（１−Δｙ）（Δ１＋Δ３）／（１＋Δ１Δ
３）＋Ｉｙ（１＋Δｙ）（Δ２−Δ３）／（１−Δ２Δ
３）となり、従って、 ｌ０＝ＩｙΔｙ（（Δ２−Δ３）／（１−Δ２Δ３）−
（Δ１＋Δ３）／（１＋ΔｌΔ３））＋Ｉｙ（（Δ２−
Δ３）／（１−Δ２Δ３）＋（Δ１＋Δ３）／（１＋Δ
１Δ３））となる。更に、ＩｙΔｙ＝Ｖｙ／Ｒｙを代入
すれば。
５／Ａ１’６＝ （１＋Δ２）／ （１−Ａ２）Ａ６／
Ａ５＝ （１＋Δ３）、／（１−Ａ３）＝ｅｘｐ、（Δ
Ｖ／Ｖｔ） となるようにＡ１、Ａ２、Ａ３をそれぞれ定義すると、 Ｉｃ（Ｔ１３）／Ｉｃ（Ｔ１４）＝（１＋Δ１）（１＋
Δ３）／（１−Ａ１）（１−Ａ３）Ｉｃ（Ｔ１５）／Ｉ
ｃ（Ｔ１６）＝（１＋Δ２）（１−Ａ３）／（１−Ａ２
）（１＋Δ３）となる。ここで、 Ｉｃ （Ｔ１３）＋Ｉｃ （Ｔ１４）＝Ｉ３とすると、 Ｉｃ（Ｔ１３） ＝ １／２Ｉ３（１＋Δ１）（１÷Δ
３）／（１＋Δ１Δ３）Ｉｃ （Ｔ１４） ＝ １／２
Ｉ３ （１−Ａ１）（ｌ−Ａ３）／（１＋Δ１Δ３）と
なり、 Ｉｃ （Ｔ１５）＋Ｉｃ （Ｔ１６）＝Ｉ４とすると、 Ｉｃ（Ｔ］５）＝１／２Ｉ４（１＋Δ２）（１−Ａ３）
／（１−Δ２Δ３）Ｉｃ（Ｔ１６） ＝ １／２Ｉ４（
１−Ａ２）（１＋Δ３）／（１−Δ２Δ３）となる。よ
って、 工○＝ＩＯ２−Ｉ０３ ＝ （Ｉｃ（Ｔ１３）＋Ｉｃ（Ｔ１５）） （Ｉｃ
（Ｔ１４）＋Ｉｃ（Ｔ１６））＝ （Ｉｃ（Ｔ１３）−
Ｉｃ（ＴＩ４）） ＋ （Ｉｃ（Ｔ１５）−Ｉｃ（Ｔ１
６））上式で、 Ｉｃ（Ｔ１３）−Ｉｃ（Ｔ１４）＝Ｉ３（Δ１＋Δ３）
／（１＋Δ１Δ３）Ｉｃ（Ｔ１５）−Ｉｃ（Ｔ１６）＝
Ｉ４（Δ２−Δ３）／（１−Δ２Δ３）となるから、 ｌ０＝Ｉ３ （Δ１＋Δ３）／（１＋Δ１Δ３）＋Ｔ４
（Δ２−Δ３）／（１−Δ２Δ３）となる。ここで、 ｌ３＝１．ｙ（１−ΔＶ）、ｌ４＝Ｉｙ （１＋Δｙ）
を代入すれば、 ｌ０＝Ｉｙ（１−Δｙ）（Δ１＋Δ３）／（１＋Δ１Δ
３）＋Ｉｙ（１＋Δｙ）（Δ２−Δ３）／（１−Δ２Δ
３）となり、従って、 ｌ０＝ＩｙΔｙ（（Δ２−Δ３）／（１−Δ２Δ３）−
（Δ１＋Δ３）／（１＋ΔｌΔ３））＋Ｉｙ（（Δ２−
Δ３）／（１−Δ２Δ３）＋（Δ１＋Δ３）／（１＋Δ
１Δ３））となる。更に、ＩｙΔｙ＝Ｖｙ／Ｒｙを代入
すれば。
ｌ０＝（Ｖｙ／Ｒｙ） （（Ａ ２−Ａ ３）／（１−
Ａ ２Ａ ３）−（Δ１＋Δ３）／（１＋ΔＩＡ３））
＋Ｉｙ（（Δ２−Δ３）／（１−Δ２Δ３）＋（Δ１＋
Δ３）／（１＋Δ１Δ３））となる。
Ａ ２Ａ ３）−（Δ１＋Δ３）／（１＋ΔＩＡ３））
＋Ｉｙ（（Δ２−Δ３）／（１−Δ２Δ３）＋（Δ１＋
Δ３）／（１＋Δ１Δ３））となる。
この出力電流ＩＯの式から、入力Ｖ ｘ ＝ Ｏの場合
、ｖｙのすべての値に対しＩＯは名目上はＯである。ま
た、ＩＯは、ｖｙの値とは無関係な、かつ定常電流工ｙ
に比例するＯオフセラト項を有する。更に、■○はｖｙ
に比例するＯオフセラト項を有する。出力電流ＩＯの式
は、入力状態を選択すると下記のようになる： Ｖｘ＝０、Ｖｙ＝Ｏの場合； ｌ０＝Ｉｙ（（Δ２−Δ３）／（１−Δ２Δ３）＋（Δ
１＋Δ３）／（１＋Δ１Δ３））Ｖｘ＝Ｏ１Ｖ ｙ ＝
Ｍ Ａ Ｘ （十ｖ ｅ ） 、 Δｙ＝＋１の場
合； ｌ０＝２Ｉｙ（Δ２−Δ３）／（１−Δ２Δ３）Ｖｘ＝
Ｏ，Ｖｙ＝ＭＡＸ（−ｖｅ）、Δｙ＝−１の場合； 工○＝２ Ｉ ｙ（Δ１＋Δ３）／（１＋Δ１Δ３）４
象限乗算回路の主なエラー項目はトランジスタＴ５、Ｉ
６、Ｔ１３、Ｔ１４、Ｔ１５、Ｔ１６のＶ ｂ ｅ不整
合によるものである。このエラーは、エミッタ抵抗を付
加しても、乗数の直線性をひどく歪ませるので、減少す
ることはできない。前述の解析から、Ｖ ｘ ＝ Ｏの
場合、工○の式は２つの項を有することが分る。第１の
項はｖｙ大入力比例し、第２の項は定常電流工ｙに比例
する。第２の項は最大値よりも小さいすべてのｖｙ大入
力場合に存在する。
、ｖｙのすべての値に対しＩＯは名目上はＯである。ま
た、ＩＯは、ｖｙの値とは無関係な、かつ定常電流工ｙ
に比例するＯオフセラト項を有する。更に、■○はｖｙ
に比例するＯオフセラト項を有する。出力電流ＩＯの式
は、入力状態を選択すると下記のようになる： Ｖｘ＝０、Ｖｙ＝Ｏの場合； ｌ０＝Ｉｙ（（Δ２−Δ３）／（１−Δ２Δ３）＋（Δ
１＋Δ３）／（１＋Δ１Δ３））Ｖｘ＝Ｏ１Ｖ ｙ ＝
Ｍ Ａ Ｘ （十ｖ ｅ ） 、 Δｙ＝＋１の場
合； ｌ０＝２Ｉｙ（Δ２−Δ３）／（１−Δ２Δ３）Ｖｘ＝
Ｏ，Ｖｙ＝ＭＡＸ（−ｖｅ）、Δｙ＝−１の場合； 工○＝２ Ｉ ｙ（Δ１＋Δ３）／（１＋Δ１Δ３）４
象限乗算回路の主なエラー項目はトランジスタＴ５、Ｉ
６、Ｔ１３、Ｔ１４、Ｔ１５、Ｔ１６のＶ ｂ ｅ不整
合によるものである。このエラーは、エミッタ抵抗を付
加しても、乗数の直線性をひどく歪ませるので、減少す
ることはできない。前述の解析から、Ｖ ｘ ＝ Ｏの
場合、工○の式は２つの項を有することが分る。第１の
項はｖｙ大入力比例し、第２の項は定常電流工ｙに比例
する。第２の項は最大値よりも小さいすべてのｖｙ大入
力場合に存在する。
Ｖｘ入力に対するエラーの変動は放物線状の形であり、
極値では０．０人力では最大である。第２図の回路例か
ら明らかなように、入力信号ＶｘおよびＶｙがともにＯ
の場合、同じ出力電流Ｉ３およびＩ４がトランジスタＴ
１３、Ｔ、１４、Ｔ１５及びＴ１６をそれぞれ流れ、前
述のエラーを生じる。この場合、トランジスタＴ１３お
よびＴ１５のコレクタ電流の和は反転され、トランジス
タＴ１４およびＴ１６のコレクタ電流の和から差引かれ
る。
極値では０．０人力では最大である。第２図の回路例か
ら明らかなように、入力信号ＶｘおよびＶｙがともにＯ
の場合、同じ出力電流Ｉ３およびＩ４がトランジスタＴ
１３、Ｔ、１４、Ｔ１５及びＴ１６をそれぞれ流れ、前
述のエラーを生じる。この場合、トランジスタＴ１３お
よびＴ１５のコレクタ電流の和は反転され、トランジス
タＴ１４およびＴ１６のコレクタ電流の和から差引かれ
る。
この反転動作によってそれ自身のエラーが加わる。この
エラーも定常電流Ｉｙに比例する。本発明では、定常テ
ール電流がトランジスタＴ９およびＴＩＯのコレクタの
信号から差引かれ、残りの正の信号部分しかトランジス
タＴ１３、Ｔ ］、 ４、Ｔ１５及びＴ１６ならびに出
力反転回路に届かない。
エラーも定常電流Ｉｙに比例する。本発明では、定常テ
ール電流がトランジスタＴ９およびＴＩＯのコレクタの
信号から差引かれ、残りの正の信号部分しかトランジス
タＴ１３、Ｔ ］、 ４、Ｔ１５及びＴ１６ならびに出
力反転回路に届かない。
第１図は本発明に従って第２図から改修された４象限乗
算回路である。前述のように、主なエラーのソースは、
差動アンプの出力電流■３、工４でトランジスタＴ１３
．Ｔ１４、Ｔ１５及びＴ１６のＶｂｅ不整合の影響から
生じ、かつＶ ｙ ＝ ０の場合、ｌ３＝Ｉ４＝Ｉｙで
あるので、差動アンプ２の部分を形成する２つの電流ソ
ースの定常電流工ｙは、４つの差動接続された乗算トラ
ンジスタＴ１３、Ｔ１４、Ｔ１５及びＴ１６を介してで
はなく、独立したソースから適切な値の電流を供給され
る出力線３および４に接続された別個の回路を介して供
給される。このような構成により、バイアスレベルに差
動入力信号が印加されず（Ｖｙ−０）に動作する差動ア
ンプ２は、そのすべての定常電流を補助回路から取出し
、乗算トランジスタを電流が流れないので、端子９から
の出カニ○は真にＯである。
算回路である。前述のように、主なエラーのソースは、
差動アンプの出力電流■３、工４でトランジスタＴ１３
．Ｔ１４、Ｔ１５及びＴ１６のＶｂｅ不整合の影響から
生じ、かつＶ ｙ ＝ ０の場合、ｌ３＝Ｉ４＝Ｉｙで
あるので、差動アンプ２の部分を形成する２つの電流ソ
ースの定常電流工ｙは、４つの差動接続された乗算トラ
ンジスタＴ１３、Ｔ１４、Ｔ１５及びＴ１６を介してで
はなく、独立したソースから適切な値の電流を供給され
る出力線３および４に接続された別個の回路を介して供
給される。このような構成により、バイアスレベルに差
動入力信号が印加されず（Ｖｙ−０）に動作する差動ア
ンプ２は、そのすべての定常電流を補助回路から取出し
、乗算トランジスタを電流が流れないので、端子９から
の出カニ○は真にＯである。
差動アンプ２の追加回路に供給される定常電流は、トラ
ンジスタＴ２４、抵抗器Ｒ２４の組合せで形成された追
加電流ソースにより生成される。
ンジスタＴ２４、抵抗器Ｒ２４の組合せで形成された追
加電流ソースにより生成される。
このソースは、差動アンプ２の２つのソースと同一であ
り、これらの２つのソースに結合され、同等の電流工ｙ
を生成する。この電流は、トランジスタＴ９およびＴＩ
Ｏのアルファ損失を補償するため、トランジスタ２３を
介して送られ、Ｐ ’Ｎ ＰトランジスタＴ１７、Ｔ１
８、Ｔ１９、Ｔ２５の組合せにより反射され、差動アン
プ２のコレクタの出力線５および６にそれぞれ接続され
た２つの線１０および１１に同じ値の電流Ｉｙが返送さ
れる。ＰＮＰトランジスタのエミッタ抵抗Ｒ１７、Ｒ１
８、Ｒ１，９，Ｒ２０，Ｒ，２１の値は、トランジスタ
Ｔ９およびＴＩＯのコレクタ電圧に等しい電圧をトラン
ジスタ１９のコレクタに与えるように選択し、トランジ
スタＴ１７、Ｔ１８およびＴ１９のコレクタ電流に早期
に生じる変動を最小限にする。トランジスタＴｌｌおよ
びＴ１２は、ダイオードとして動作するように接続され
、出力線１０および１１のそれぞれと基準電圧ＶＢの間
に接続される。トランジスタＴ９のコレクタ電流がトラ
ンジスタＴ１７のコレクタ電流よりも減少すると、ダイ
オードＴｌｌがオンになり、不足している所要の電流を
供給する。同様に、ダイオードＴ１２は、トランジスタ
ＴＩＯのコレクタ電流がトランジスタＴ１８のコレクタ
電流よりも減少すると、オンになって不足している所要
の電流を供給する。
り、これらの２つのソースに結合され、同等の電流工ｙ
を生成する。この電流は、トランジスタＴ９およびＴＩ
Ｏのアルファ損失を補償するため、トランジスタ２３を
介して送られ、Ｐ ’Ｎ ＰトランジスタＴ１７、Ｔ１
８、Ｔ１９、Ｔ２５の組合せにより反射され、差動アン
プ２のコレクタの出力線５および６にそれぞれ接続され
た２つの線１０および１１に同じ値の電流Ｉｙが返送さ
れる。ＰＮＰトランジスタのエミッタ抵抗Ｒ１７、Ｒ１
８、Ｒ１，９，Ｒ２０，Ｒ，２１の値は、トランジスタ
Ｔ９およびＴＩＯのコレクタ電圧に等しい電圧をトラン
ジスタ１９のコレクタに与えるように選択し、トランジ
スタＴ１７、Ｔ１８およびＴ１９のコレクタ電流に早期
に生じる変動を最小限にする。トランジスタＴｌｌおよ
びＴ１２は、ダイオードとして動作するように接続され
、出力線１０および１１のそれぞれと基準電圧ＶＢの間
に接続される。トランジスタＴ９のコレクタ電流がトラ
ンジスタＴ１７のコレクタ電流よりも減少すると、ダイ
オードＴｌｌがオンになり、不足している所要の電流を
供給する。同様に、ダイオードＴ１２は、トランジスタ
ＴＩＯのコレクタ電流がトランジスタＴ１８のコレクタ
電流よりも減少すると、オンになって不足している所要
の電流を供給する。
回路構成゛の変更により、定常電流工ｙよりも多差動ア
ンプ２からの差動電流の正の部分が乗算トランジスタＴ
１３．Ｔ１’４、Ｔ１５及びＴ１６に、従って出力反転
回路に供給される。
ンプ２からの差動電流の正の部分が乗算トランジスタＴ
１３．Ｔ１’４、Ｔ１５及びＴ１６に、従って出力反転
回路に供給される。
・ された４象限乗 回路の動 の 折下記の解析にお
いて、簡略化のため装置のベータ値は無限であると仮定
する。
いて、簡略化のため装置のベータ値は無限であると仮定
する。
Ｉ４＝ｓｇｎ、（Ｉｙ＋Ｖｙ／Ｒｙ Ｉｐ）ただし、
Ｉｐは線１０および１１を流れる電流＝ｓｇｎ、（Ｖｙ
／Ｒｙ＋ΔＩｙ） である。符号ｓ ｇｎ、は次のように用いられる。
Ｉｐは線１０および１１を流れる電流＝ｓｇｎ、（Ｖｙ
／Ｒｙ＋ΔＩｙ） である。符号ｓ ｇｎ、は次のように用いられる。
Ａ＝＜Ｏの場合、ｓｇｎ、（Ａ）＝Ｏ
Ａ＞Ｏの場合、ｓｇｎ、（Ａ）＝Ａ
ΔｒｙはΔＩｙ＝ （Ｉｙ−Ｉｐ）により定義される。
同様に、Ｉ ３＝ｓｇｎ、（Ｉ ｙ−Ｖｙ／Ｒｙ Ｉ
ｐ）＝ｓｇｎ、（−Ｖ ｙ ／ Ｒｙ十ΔＩｙ）従来
の乗算回路の解析を変更すると、次の式が得られる。
ｐ）＝ｓｇｎ、（−Ｖ ｙ ／ Ｒｙ十ΔＩｙ）従来
の乗算回路の解析を変更すると、次の式が得られる。
ＩＯ＝ｓｇｎ、 （（−Ｖｙ／Ｒｙ）＋ΔＩｙ） （Δ
１＋Δ３）／（１＋Δ１Δ３）十５ｇｎ−（（Ｖｙ／Ｒ
ｙ）＋ΔＩｙ）（Δ２−八３）／（１−Δ２Δ３）Ｖｙ
＝ＯでΔ１．ｙが正の場合、 ＩＯ＝ΔＩｙ（（Δ１＋Δ３）／（１＋Δ１Δ３）＋（
Δ２＋Δ３）／（１−Δ２Δ３））となる。
１＋Δ３）／（１＋Δ１Δ３）十５ｇｎ−（（Ｖｙ／Ｒ
ｙ）＋ΔＩｙ）（Δ２−八３）／（１−Δ２Δ３）Ｖｙ
＝ＯでΔ１．ｙが正の場合、 ＩＯ＝ΔＩｙ（（Δ１＋Δ３）／（１＋Δ１Δ３）＋（
Δ２＋Δ３）／（１−Δ２Δ３））となる。
Ｇ１発明の効果
ΔＩｙ／Ｉｙ比０．５％がトリムを使用せずに達成する
ことができる。前述の式から０出力オフセツトエラーが
２０倍改善される。更に、差動アンプにより単一終端電
流コンバータに導入されたエラーも、従来の乗算回路に
おけるようなテール電流工ｙではなく、ｖｙ入力信号レ
ベルに比例するようにされる。更に、Δ工を僅かに負に
することにより、全許容範囲にわたり、Ｖ ｙ ＝ Ｏ
の場合にｌ０＝Ｏを確保することができる。Δ工を更に
負にすると、フィードバック制御システムのような応用
で役に立つことがある″ヘッドバンド″が生じ、ナル値
の場合に装置が″ハンチングするのを避けることができ
る。
ことができる。前述の式から０出力オフセツトエラーが
２０倍改善される。更に、差動アンプにより単一終端電
流コンバータに導入されたエラーも、従来の乗算回路に
おけるようなテール電流工ｙではなく、ｖｙ入力信号レ
ベルに比例するようにされる。更に、Δ工を僅かに負に
することにより、全許容範囲にわたり、Ｖ ｙ ＝ Ｏ
の場合にｌ０＝Ｏを確保することができる。Δ工を更に
負にすると、フィードバック制御システムのような応用
で役に立つことがある″ヘッドバンド″が生じ、ナル値
の場合に装置が″ハンチングするのを避けることができ
る。
第１図は本発明に従って改良された４象限乗算回路を表
わす図、 第２図は従来の４象限乗算回路を表わす図である。 １．２・・・・差動アンプ。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 復代理人 弁理士 澤 １） 俊 夫改良さ１
’Ｌ７： ４象限乗算Ｖ絡 第１図 従莱の４象＠ｖ！算回路 第２図
わす図、 第２図は従来の４象限乗算回路を表わす図である。 １．２・・・・差動アンプ。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 復代理人 弁理士 澤 １） 俊 夫改良さ１
’Ｌ７： ４象限乗算Ｖ絡 第１図 従莱の４象＠ｖ！算回路 第２図
Claims (1)
- 【特許請求の範囲】 乗算すべき第１の電気的な値を表わす差動電圧が印加さ
れる制御電極を有し、かつ乗算すべき第２の電気的な値
を表わす差動電圧が入力に印加される差動アンプの２つ
の差動出力の１つに接続されたテール接続部を有する、
差動接続された１対のトランジスタにより２つの信号値
の乗算を実行する乗算回路において、 前記差動アンプの前記１つの出力に電流供給手段を接続
し、前記差動アンプへ０差動電圧が入力として供給され
た場合に、前記電流供給手段だけから前記差動アンプに
定常電流が供給され、前記差動接続された１対のトラン
ジスタのテール接続部を電流が流れないように適切な大
きさの電流を前記電流供給手段から前記差動アンプに供
給するようにしたことを特徴とする乗算回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP84304303A EP0166045B1 (en) | 1984-06-25 | 1984-06-25 | Graphics display terminal |
| GB84304302.7 | 1984-06-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS619767A true JPS619767A (ja) | 1986-01-17 |
| JPH0236992B2 JPH0236992B2 (ja) | 1990-08-21 |
Family
ID=8192675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60064030A Granted JPS619767A (ja) | 1984-06-25 | 1985-03-29 | 乗算回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4757309A (ja) |
| EP (1) | EP0166045B1 (ja) |
| JP (1) | JPS619767A (ja) |
| CA (1) | CA1241780A (ja) |
| DE (1) | DE3475446D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61133856U (ja) * | 1985-02-01 | 1986-08-21 |
Families Citing this family (15)
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|---|---|---|---|---|
| US4893114A (en) * | 1985-06-10 | 1990-01-09 | Ascii Corporation | Image data processing system |
| JP2557828B2 (ja) * | 1985-09-11 | 1996-11-27 | 株式会社東芝 | 画像処理システム |
| US4783652A (en) * | 1986-08-25 | 1988-11-08 | International Business Machines Corporation | Raster display controller with variable spatial resolution and pixel data depth |
| JPH068993B2 (ja) * | 1987-02-05 | 1994-02-02 | 株式会社ナムコ | 映像表示装置 |
| US4951229A (en) * | 1988-07-22 | 1990-08-21 | International Business Machines Corporation | Apparatus and method for managing multiple images in a graphic display system |
| DE69022210T2 (de) * | 1990-01-29 | 1996-05-02 | Ibm | Datenverarbeitungssystem. |
| JPH04140892A (ja) * | 1990-02-05 | 1992-05-14 | Internatl Business Mach Corp <Ibm> | 制御データをエンコードする装置及び方法 |
| US5210825A (en) * | 1990-04-26 | 1993-05-11 | Teknekron Communications Systems, Inc. | Method and an apparatus for displaying graphical data received from a remote computer by a local computer |
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| JPH09114591A (ja) * | 1995-10-12 | 1997-05-02 | Semiconductor Energy Lab Co Ltd | 液晶表示装置及びその表示方法 |
| US20050195206A1 (en) * | 2004-03-04 | 2005-09-08 | Eric Wogsberg | Compositing multiple full-motion video streams for display on a video monitor |
| US7271815B2 (en) * | 2004-10-21 | 2007-09-18 | International Business Machines Corporation | System, method and program to generate a blinking image |
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| US4470042A (en) * | 1981-03-06 | 1984-09-04 | Allen-Bradley Company | System for displaying graphic and alphanumeric data |
| JPS57190995A (en) * | 1981-05-20 | 1982-11-24 | Mitsubishi Electric Corp | Display indicator |
| US4408200A (en) * | 1981-08-12 | 1983-10-04 | International Business Machines Corporation | Apparatus and method for reading and writing text characters in a graphics display |
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| US4580135A (en) * | 1983-08-12 | 1986-04-01 | International Business Machines Corporation | Raster scan display system |
-
1984
- 1984-06-25 EP EP84304303A patent/EP0166045B1/en not_active Expired
- 1984-06-25 DE DE8484304303T patent/DE3475446D1/de not_active Expired
-
1985
- 1985-03-29 JP JP60064030A patent/JPS619767A/ja active Granted
- 1985-06-05 CA CA000483259A patent/CA1241780A/en not_active Expired
- 1985-06-24 US US06/748,259 patent/US4757309A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5985574A (ja) * | 1982-11-08 | 1984-05-17 | Toshiba Corp | ダブルバランス回路 |
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|---|---|---|---|---|
| JPS61133856U (ja) * | 1985-02-01 | 1986-08-21 |
Also Published As
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|---|---|
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