JPS5986242A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5986242A JPS5986242A JP57196226A JP19622682A JPS5986242A JP S5986242 A JPS5986242 A JP S5986242A JP 57196226 A JP57196226 A JP 57196226A JP 19622682 A JP19622682 A JP 19622682A JP S5986242 A JPS5986242 A JP S5986242A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- delay circuit
- terminal
- reset
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、遅延回路をあらかじめマスタスライス下地の
内部セルの一端に組みこんだことを特徴とする半導体装
置に関する。
内部セルの一端に組みこんだことを特徴とする半導体装
置に関する。
近年、集梱回路の集積度が向上しＬＳＩからＶＬＳＩの
規模になるにつれてマイクロブロセッザーの様な汎用Ｌ
ＳＩ以外に専用ＬＳＩもしくは準専用ＬＳＩの開発が活
発になってきた。特に準専用ＬＳＩの形体の一種である
マスタースライス方式にて設計されるＬＳＩの開発が一
般的になってきた。マスタースライス方式にて設計され
るＬＳＩはディジタル装置にとってはそのａ７Ｆｃｔの
構成上低価格化。
規模になるにつれてマイクロブロセッザーの様な汎用Ｌ
ＳＩ以外に専用ＬＳＩもしくは準専用ＬＳＩの開発が活
発になってきた。特に準専用ＬＳＩの形体の一種である
マスタースライス方式にて設計されるＬＳＩの開発が一
般的になってきた。マスタースライス方式にて設計され
るＬＳＩはディジタル装置にとってはそのａ７Ｆｃｔの
構成上低価格化。
小型化、高信頼性化等の傾向に一致するものとして注目
されている。現在のディジタル装置は汎用品のＳＫＩも
しくはＭＳＩｉ多数使用しプリント板上に実装して構成
するのが通常でＳ８Ｉ／ＭＳＩの電気的レベルもＴＴＬ
等の標準レベルを使用するのが多い。一方マスタスライ
ス方式で設計されるＬＳ Ｉ’ｉ製造し供給するメーカ
ーもバイポーラ型マスタースライス方式ＬＳＩあるいは
ＭＯ８型マスタースライス方式ＬＳＩ１開発している。
されている。現在のディジタル装置は汎用品のＳＫＩも
しくはＭＳＩｉ多数使用しプリント板上に実装して構成
するのが通常でＳ８Ｉ／ＭＳＩの電気的レベルもＴＴＬ
等の標準レベルを使用するのが多い。一方マスタスライ
ス方式で設計されるＬＳ Ｉ’ｉ製造し供給するメーカ
ーもバイポーラ型マスタースライス方式ＬＳＩあるいは
ＭＯ８型マスタースライス方式ＬＳＩ１開発している。
マスタースライス方式によるＬＳＩの特徴は以下に述べ
る如く一般的に良く知られている。すなわちＬＳＩを製
造する工程で拡散工程を完了したウニ／％ −Ｋ顧客仕
様の回路全配線工程だけ変えることによって開発される
ＬＳＩである。これには顧客側のメリットとしては低開
発竜、短期の開発期間、設計の守秘、ＬＳＩ化が容量、
少量発注が可能等があ−り一方、ＬＳＩのメーカー側の
メリットとしては開発技術工数の削減が可能、大葉生産
方式と同一ラインで生産可能、付加価値増大等があげら
れる。
る如く一般的に良く知られている。すなわちＬＳＩを製
造する工程で拡散工程を完了したウニ／％ −Ｋ顧客仕
様の回路全配線工程だけ変えることによって開発される
ＬＳＩである。これには顧客側のメリットとしては低開
発竜、短期の開発期間、設計の守秘、ＬＳＩ化が容量、
少量発注が可能等があ−り一方、ＬＳＩのメーカー側の
メリットとしては開発技術工数の削減が可能、大葉生産
方式と同一ラインで生産可能、付加価値増大等があげら
れる。
最近マスタスライス方式で設計されるＬＳＩで相補型Ｍ
Ｏ８回路が注目されている。相補型ＭＯ８回路は静的電
力はほぼゼロに等しく低電力化、小型化に最も適してｂ
る。したがって前記の相補型ＭＯ８ＬＳＩ に実態され
るディジタル回路の電力は非常に少ないためＬＳＩの設
計時にあらかじめ設計されるトランジスタ素子あるいは
電源供給配線等は静的電力向きに設計される場合が多い
。
Ｏ８回路が注目されている。相補型ＭＯ８回路は静的電
力はほぼゼロに等しく低電力化、小型化に最も適してｂ
る。したがって前記の相補型ＭＯ８ＬＳＩ に実態され
るディジタル回路の電力は非常に少ないためＬＳＩの設
計時にあらかじめ設計されるトランジスタ素子あるいは
電源供給配線等は静的電力向きに設計される場合が多い
。
動的電力を考慮する場合の設計では電力は急激に増加す
るため、ＬＳＩのレイアウト設計上の制約が生じトラン
ジスタ素子の幾何学的寸法や電源供給配線の幾何学的寸
法も大きくせねばならｋい。
るため、ＬＳＩのレイアウト設計上の制約が生じトラン
ジスタ素子の幾何学的寸法や電源供給配線の幾何学的寸
法も大きくせねばならｋい。
たとえば高速動作ケ必髪とするとき、相補型ＭＯ８回路
でＮＡＮＤ回路を構成した場合を考えるとその静止電流
は数ナノアンペアであるが過渡電流はそのピークが１〜
２ｍＡ ＫＪする場合が生じる。
でＮＡＮＤ回路を構成した場合を考えるとその静止電流
は数ナノアンペアであるが過渡電流はそのピークが１〜
２ｍＡ ＫＪする場合が生じる。
こういった動的電流と静的電流のアンバランスは相補型
ＭＯ８回路ばかりでなくＮＭＯ８型Ｏ８でも現われてお
り、その対策が問題とがっている。
ＭＯ８回路ばかりでなくＮＭＯ８型Ｏ８でも現われてお
り、その対策が問題とがっている。
マスタスライス方式で設計されるＬＳＩは公知の如くあ
らかじめトランジスター、抵抗、電源配線等は作りつけ
であり、これらはマスタースライスの下地と呼ばれてい
る。この下地を設計する際にはマスタースライス方式の
ＬＳＩで実現されるディジタル回路の全ての組合せを考
慮して設計せねばならないが、一方歩留りやＬＳＩのコ
スト信頼性を考えると全ての組合せ全実現することは不
可能になってしまう。ディジタル装置としての回路構成
會考えると、組合せ回路と順序回路があるが順序回路全
多数含む回路をＭ（ＪＳ型回路で県債化する場合には、
この動的電力を考慮しないと、その過渡電流による電源
ノイズが発生し誤動作を生じる危険性がある。マスター
スライス方式で設計されるＬＳＩは前述の如くマスター
スライスの下地が作りつけであるため、該ＬＳＩの電源
配線の設計も一義的に決まってしまう。一方、回路構成
による過渡電流は、そのＩＩＩが要求されるスピード、
回路構成数によって変化するため、電源ノイズの大きさ
も変化する。順序回路を多数含むＬＳＩでは、そのＬＳ
Ｉ内のラッチ回路を同一信号でリセットする様な場合に
はノイズマージンの減少又は誤動作をする欠点があった
。
らかじめトランジスター、抵抗、電源配線等は作りつけ
であり、これらはマスタースライスの下地と呼ばれてい
る。この下地を設計する際にはマスタースライス方式の
ＬＳＩで実現されるディジタル回路の全ての組合せを考
慮して設計せねばならないが、一方歩留りやＬＳＩのコ
スト信頼性を考えると全ての組合せ全実現することは不
可能になってしまう。ディジタル装置としての回路構成
會考えると、組合せ回路と順序回路があるが順序回路全
多数含む回路をＭ（ＪＳ型回路で県債化する場合には、
この動的電力を考慮しないと、その過渡電流による電源
ノイズが発生し誤動作を生じる危険性がある。マスター
スライス方式で設計されるＬＳＩは前述の如くマスター
スライスの下地が作りつけであるため、該ＬＳＩの電源
配線の設計も一義的に決まってしまう。一方、回路構成
による過渡電流は、そのＩＩＩが要求されるスピード、
回路構成数によって変化するため、電源ノイズの大きさ
も変化する。順序回路を多数含むＬＳＩでは、そのＬＳ
Ｉ内のラッチ回路を同一信号でリセットする様な場合に
はノイズマージンの減少又は誤動作をする欠点があった
。
本発明は前述の欠点を解決しｆｃ＃Ｓ導体装ｆｔ１−提
供することにある。
供することにある。
本発明の半導体装置の特徴はマスタスライス方式にて設
計される半導体装置において前記半導体が″Ｉｌ″レベ
ル又は′″Ｏ″Ｏ″レベルットする信号端子を有する複
数個のラッチ回路を含み、該ラッチ回路をリセットする
際に複数個のう、子回路が同時にリセットされないよう
に遅延回路をマスタースライス下地の内部セルの一端に
組みこんだことにある。
計される半導体装置において前記半導体が″Ｉｌ″レベ
ル又は′″Ｏ″Ｏ″レベルットする信号端子を有する複
数個のラッチ回路を含み、該ラッチ回路をリセットする
際に複数個のう、子回路が同時にリセットされないよう
に遅延回路をマスタースライス下地の内部セルの一端に
組みこんだことにある。
本発明を従来の回路と本発明による実権例とで比較しな
がら説明する。
がら説明する。
第１図（ａ）は通常の同期式シフトレジスタ回路で、１
はこのシフトレジスタを構成する１ビツトのう、子回路
であり、それぞれデータ入力端子２クロック端子３．リ
セット端子４．出力端子５を有している。出力端子５は
次段のう、子回路のデータ入力端子に接続されておりク
ロック３でデータが移動する。またリセット端子４に信
号が入ると全ビット″′１”にリセットされる。
はこのシフトレジスタを構成する１ビツトのう、子回路
であり、それぞれデータ入力端子２クロック端子３．リ
セット端子４．出力端子５を有している。出力端子５は
次段のう、子回路のデータ入力端子に接続されておりク
ロック３でデータが移動する。またリセット端子４に信
号が入ると全ビット″′１”にリセットされる。
第１図（ｂ）は第１図（ａ）の同期式シフトレジスタに
不発明の遅延回路を通してリセット信号を入力した例で
ある。この遅延回路を置くことによって左から右に遅延
回路のディレィだけ遅れて順々にリセットされていく。
不発明の遅延回路を通してリセット信号を入力した例で
ある。この遅延回路を置くことによって左から右に遅延
回路のディレィだけ遅れて順々にリセットされていく。
第２図は、第１図（ａ）に示したシフトレジスタをマス
タースライス方式で設計した場合のレイアウト図である
。マスタスライスチップ１２上には。
タースライス方式で設計した場合のレイアウト図である
。マスタスライスチップ１２上には。
内外の連絡をとるバッファ１３及び所望の論理回路を形
成するための内部セル１４が規則正しく配置すれており
、従ってシフトレジスタを構成する各ビットのう、チ回
路屯配線の効率上、規則的に並べられる。また、各内部
セルには接地端子１５から供給される接地接続線１７と
電源端子１６から供給される電源！Ｉ！１９が配線され
ている。さらに接地接続線と電源線はインピーダンス１
８．２０を有してｈる。
成するための内部セル１４が規則正しく配置すれており
、従ってシフトレジスタを構成する各ビットのう、チ回
路屯配線の効率上、規則的に並べられる。また、各内部
セルには接地端子１５から供給される接地接続線１７と
電源端子１６から供給される電源！Ｉ！１９が配線され
ている。さらに接地接続線と電源線はインピーダンス１
８．２０を有してｈる。
第３図（ａ）はシフトレジスタ全通常の方法でリセ、ト
信号２１を入力した場合の例であり、１ビツトのラッチ
回路の過渡電流のピーク値’ｔｆｍＡとするとｎ段のラ
ッチ回路の全過渡電流のピーク値２２１ｒｉ ｉＸｎｍ
Ａとなる。今、仮に１ビツトのう。
信号２１を入力した場合の例であり、１ビツトのラッチ
回路の過渡電流のピーク値’ｔｆｍＡとするとｎ段のラ
ッチ回路の全過渡電流のピーク値２２１ｒｉ ｉＸｎｍ
Ａとなる。今、仮に１ビツトのう。
子回路の過渡電流のピーク値ｋ １．５ｍＡとし、８段
のラッチ回路が並んでいるものとすると全過渡電流のピ
ーク値は１．５ｍＡＸ８＝１２．０ｍＡにもなる。さら
に電源線に２５【１のインピーダンスが存在すると、リ
セット時に発生するノイズ電圧は１２．０（ｍＡ）×２
５（Ω）＝３．ＯＶにも達する。従ってこのシフトレジ
スタ周辺の回路は非常に不安定になり最悪の場合、誤動
作すらしかねない状態となる。
のラッチ回路が並んでいるものとすると全過渡電流のピ
ーク値は１．５ｍＡＸ８＝１２．０ｍＡにもなる。さら
に電源線に２５【１のインピーダンスが存在すると、リ
セット時に発生するノイズ電圧は１２．０（ｍＡ）×２
５（Ω）＝３．ＯＶにも達する。従ってこのシフトレジ
スタ周辺の回路は非常に不安定になり最悪の場合、誤動
作すらしかねない状態となる。
本発明による実施例では第３図（ｂ）の如く、各う、子
回路に入力されるリセット信号２３が遅延回路公達れて
順々に入力されるので、結局全過渡電流のピーク値２４
は１ビツト分のラッチ回路の５過渡電流と同じくなり、
他の回路にまったく影響を及はさない。
回路に入力されるリセット信号２３が遅延回路公達れて
順々に入力されるので、結局全過渡電流のピーク値２４
は１ビツト分のラッチ回路の５過渡電流と同じくなり、
他の回路にまったく影響を及はさない。
第４図はマスタスライスチップ２５に本発明を施した例
である。ｉスタスライスチ、ブ２５上には、チップ内外
のインターフェイスヲトルバッ７ア２６及び所望の論理
回路を形成するための内部セル２７が規則的に配置して
いる。２８はラッチ群でありシフトレジスタを構成して
ｂる。２９／／ｉ遅延回路群であり、内部セル群の一端
に配置しである。
である。ｉスタスライスチ、ブ２５上には、チップ内外
のインターフェイスヲトルバッ７ア２６及び所望の論理
回路を形成するための内部セル２７が規則的に配置して
いる。２８はラッチ群でありシフトレジスタを構成して
ｂる。２９／／ｉ遅延回路群であり、内部セル群の一端
に配置しである。
第５図は第４図のラッチ群と遅延回路群を示したもので
、内部セル１セルが１ビ、トのう、子回路を形成してい
る場合の例である。３４は１ビツトのう、子回路で、そ
れぞれ３ｏのリセット信号入力端子３１のデータ入力端
子、３２のクロック入力端子を有している。３３は遅延
回路で、図の様に配線することによって左から右に順々
にリセ、トされていくことにな力、電源線接地接続線が
第２図の如く配線されているときはノイズ電圧がほとん
ど発生しない。
、内部セル１セルが１ビ、トのう、子回路を形成してい
る場合の例である。３４は１ビツトのう、子回路で、そ
れぞれ３ｏのリセット信号入力端子３１のデータ入力端
子、３２のクロック入力端子を有している。３３は遅延
回路で、図の様に配線することによって左から右に順々
にリセ、トされていくことにな力、電源線接地接続線が
第２図の如く配線されているときはノイズ電圧がほとん
ど発生しない。
第６図（ａ）は遅延回路３５ｔ−６段のインバータ３６
で構成した例である。ま７′２：第６図（ｂ）は３９の
容量４０の抵抗で足まる時定数をもっ六Ｅ／Ｄ ＭＯＳ
の遅延回路である。すなわち、３７を電源端子とし３８
のリセット信号入力端子に１”レベルの信号全入力する
と容量３９は充電され遅延回路の出力４１は”１”レベ
ルに表る。次にリセット信号入力端子３８’ｆ−” ０
″レベルにすると容Ｊｉ３９に充電された電荷は抵抗４
０全通して放電され遅延回路の出力４１Ｊｄ放電時間分
遅れて″′０″レベルになる。
で構成した例である。ま７′２：第６図（ｂ）は３９の
容量４０の抵抗で足まる時定数をもっ六Ｅ／Ｄ ＭＯＳ
の遅延回路である。すなわち、３７を電源端子とし３８
のリセット信号入力端子に１”レベルの信号全入力する
と容量３９は充電され遅延回路の出力４１は”１”レベ
ルに表る。次にリセット信号入力端子３８’ｆ−” ０
″レベルにすると容Ｊｉ３９に充電された電荷は抵抗４
０全通して放電され遅延回路の出力４１Ｊｄ放電時間分
遅れて″′０″レベルになる。
ｗＪ１図（ａ）は通常のシフトレジスタ回路であり。
第１図（１〕）は本発明のリセット端子に遅延回路を付
加したレジスタ回路を示している。第２図はマスタスラ
イスのレイアウト図を示しており、第３図（ａ）では通
常のシフトレジスタのリセット時に発生するノイズ電流
を示し、！ａ図ｆｂｌでは本発明によるノイズ電流の減
少を示している。第４図は遅延回路を内部セルの一端に
組み込んだ例であり、纂５図はその状態を回路に表わし
た図である。第６図ｆａ）は遅延回路をインバータで構
成した例であり。 第６図（ｂ）はコンデンサーの放電時間を遅延回路に応
用したＥ／Ｄ ＭＯＳ の例である。なお符号はそれ
ぞれ以下のものを示している。 １・・・・・・１ビツトのラッチ回路、２・・・・・・
１ピツトラ、子回路のデータ入力端子、３・・・・・・
シフトレジスタのクロック入力端子、４・・・・・・シ
フトレジスタのリセット入力端子、５・・・・・・１ピ
ツトラ、子回路の出力端子、６・・・・・・１ビツトの
う、子回路、７・・・・・・１ピツトラ、子回路のデー
タ入力端子、８・・・・・・シフトレジスタの夕日、り
入力端子％ ９・・・・・・シフトレジスタのリセット
入力端子、１０・・・・・・１ビツトラッチ回路の出力
端子、１１・・・・・・遅延回路、１２・・・・・・マ
スタスライスチップ、１３・・・・・・バッファ、１４
・・・・・・内部セル、１５・・・・・・接地端子、１
６・・・・・・電源端子、１７・・・・・・接地接続線
、１８・・・・・・接挿接、涜純のインピーダンス、１
９・・・・・・電源線、２０・・・・・・電源線のイン
ピーダンス、２１ 、＝、リセット入力信号、２２・・
・・・・通常のシフトレジスタの全過渡電流、２３・・
・・・・リセット入力信号、２４・・・・・・シフトレ
ジスタの過渡電流、２５・・・・・・マスタスライスチ
ップ、２６・・・・・・バッファ、２７・・・・・・内
部セル、２８・・・・・・ラッチ群、２９・・・・・・
遅延回路。 ３０・・・・・・リセット信号入力端子、３１・・・・
・・１ビツトラツチのデータ入力端子、３２・・・・・
・シフトレジスタのクロック入力端子、３３・・・・・
・遅延回路、３４・・・・・・１ビツトラッチ回路、３
５・・・・・・遅延回路。 ３６・・・・・・インバータ、３７・・・・・・電源端
子、３８・・・・・・遅延回路入力端子、３９・・・・
・・容量、４０・・・・・・抵抗、４１・・・・・・遅
延回路出力端子。
加したレジスタ回路を示している。第２図はマスタスラ
イスのレイアウト図を示しており、第３図（ａ）では通
常のシフトレジスタのリセット時に発生するノイズ電流
を示し、！ａ図ｆｂｌでは本発明によるノイズ電流の減
少を示している。第４図は遅延回路を内部セルの一端に
組み込んだ例であり、纂５図はその状態を回路に表わし
た図である。第６図ｆａ）は遅延回路をインバータで構
成した例であり。 第６図（ｂ）はコンデンサーの放電時間を遅延回路に応
用したＥ／Ｄ ＭＯＳ の例である。なお符号はそれ
ぞれ以下のものを示している。 １・・・・・・１ビツトのラッチ回路、２・・・・・・
１ピツトラ、子回路のデータ入力端子、３・・・・・・
シフトレジスタのクロック入力端子、４・・・・・・シ
フトレジスタのリセット入力端子、５・・・・・・１ピ
ツトラ、子回路の出力端子、６・・・・・・１ビツトの
う、子回路、７・・・・・・１ピツトラ、子回路のデー
タ入力端子、８・・・・・・シフトレジスタの夕日、り
入力端子％ ９・・・・・・シフトレジスタのリセット
入力端子、１０・・・・・・１ビツトラッチ回路の出力
端子、１１・・・・・・遅延回路、１２・・・・・・マ
スタスライスチップ、１３・・・・・・バッファ、１４
・・・・・・内部セル、１５・・・・・・接地端子、１
６・・・・・・電源端子、１７・・・・・・接地接続線
、１８・・・・・・接挿接、涜純のインピーダンス、１
９・・・・・・電源線、２０・・・・・・電源線のイン
ピーダンス、２１ 、＝、リセット入力信号、２２・・
・・・・通常のシフトレジスタの全過渡電流、２３・・
・・・・リセット入力信号、２４・・・・・・シフトレ
ジスタの過渡電流、２５・・・・・・マスタスライスチ
ップ、２６・・・・・・バッファ、２７・・・・・・内
部セル、２８・・・・・・ラッチ群、２９・・・・・・
遅延回路。 ３０・・・・・・リセット信号入力端子、３１・・・・
・・１ビツトラツチのデータ入力端子、３２・・・・・
・シフトレジスタのクロック入力端子、３３・・・・・
・遅延回路、３４・・・・・・１ビツトラッチ回路、３
５・・・・・・遅延回路。 ３６・・・・・・インバータ、３７・・・・・・電源端
子、３８・・・・・・遅延回路入力端子、３９・・・・
・・容量、４０・・・・・・抵抗、４１・・・・・・遅
延回路出力端子。
Claims (1)
- マスタスライス方式にて設計される半導体装置において
、前記半導体装ｆを′１”レベル又ハ″０”レベルにリ
セットする信号端子金有する複数個のう、子回路を含み
、かつ該う、子回路ｙ ＋７セ、トする際に複数個のう
、子回路が同時にリセットされないような遅延回路を含
み、該遅延回路があらかじめマスタスライス下地の内部
セルの一端に組みこまれたことを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196226A JPS5986242A (ja) | 1982-11-09 | 1982-11-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196226A JPS5986242A (ja) | 1982-11-09 | 1982-11-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5986242A true JPS5986242A (ja) | 1984-05-18 |
Family
ID=16354294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57196226A Pending JPS5986242A (ja) | 1982-11-09 | 1982-11-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986242A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6221243A (ja) * | 1985-07-22 | 1987-01-29 | Hitachi Ltd | 信号伝播遅れ調整方法 |
-
1982
- 1982-11-09 JP JP57196226A patent/JPS5986242A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6221243A (ja) * | 1985-07-22 | 1987-01-29 | Hitachi Ltd | 信号伝播遅れ調整方法 |
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