JPS5986263A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5986263A JPS5986263A JP57196230A JP19623082A JPS5986263A JP S5986263 A JPS5986263 A JP S5986263A JP 57196230 A JP57196230 A JP 57196230A JP 19623082 A JP19623082 A JP 19623082A JP S5986263 A JPS5986263 A JP S5986263A
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- nitride film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に、ゲート電
極に多結晶シリコンを用いた電界効果半導体装置の製造
方法に関するものである。
極に多結晶シリコンを用いた電界効果半導体装置の製造
方法に関するものである。
従来、Ｍ２Ｓ）ランジスタの絶縁分離は選択酸化により
形成した埋設杷縁膵による分離法が用いられて来た。上
記選択酸化法をＭＯ８ＩＣの製造工程に適応した場合を
第１図（ａ）〜（ｄ）［従って、説明する。
形成した埋設杷縁膵による分離法が用いられて来た。上
記選択酸化法をＭＯ８ＩＣの製造工程に適応した場合を
第１図（ａ）〜（ｄ）［従って、説明する。
第１図（ａ）二手導体基板１１の表面層に約５００Ａ程
度の酸化膜１３を形成した後、約１５００Ａ程度の窒化
膜１２を成長させ、絶縁分離領域（以後フィールド領域
と呼ぶ）となるべき、領域の上記窒化膜１２が除去され
るようにホトレジスト１４をパターンニングする。
度の酸化膜１３を形成した後、約１５００Ａ程度の窒化
膜１２を成長させ、絶縁分離領域（以後フィールド領域
と呼ぶ）となるべき、領域の上記窒化膜１２が除去され
るようにホトレジスト１４をパターンニングする。
第１図（ｂ）二上記窒化膜１２＠：エッチングした後、
フィールド領域に於いて、チャンネルの形成を防止する
ため、チャンネルスト、パとなるベキ、半導体基板と同
−伝導型の不純物１５をイオン注入する。
フィールド領域に於いて、チャンネルの形成を防止する
ため、チャンネルスト、パとなるベキ、半導体基板と同
−伝導型の不純物１５をイオン注入する。
第１図（Ｃ）：ホトレジスト１４を除去した後、長時間
の選択酸化全行ない、フィールド領域に厚い酸化膜を形
成する。この時、窒化膜１２の端の方では、酸化膜が窒
化膜１２の下方にまで形成されてしまい、拡散層幅が設
計値に比べ、著しく狭くなる。この酸化膜の喰い込みは
フィールドＦｖ化膜厚が厚い程大きく、フィールド部の
酸化膜厚を１μｍとした場合には喰い込みは０．８〜１
．０μｍ にも達する。
の選択酸化全行ない、フィールド領域に厚い酸化膜を形
成する。この時、窒化膜１２の端の方では、酸化膜が窒
化膜１２の下方にまで形成されてしまい、拡散層幅が設
計値に比べ、著しく狭くなる。この酸化膜の喰い込みは
フィールドＦｖ化膜厚が厚い程大きく、フィールド部の
酸化膜厚を１μｍとした場合には喰い込みは０．８〜１
．０μｍ にも達する。
第１１菌／ｄ） ：窒化膜１２及びその下の酸化膜１３
をエツチングし、拡散層領域にゲート酸化膜となるべき
酸化Ｗを形成する。然る後、ゲート雷、極及び配線とな
るべき多結晶シリコン１６を成長させ、そのパターンニ
ングを行ない、ゲート多結晶シリコンをマスクとして、
セルファラインで基板上逆伝導型の不純物をイオン注入
し、ソース、ドレイン１７を形成する。以後は通常の製
造方法により、層間膜としてのリンガラス層を成長させ
、所定の位置にコンタクへ孔を開孔し、金属配ｊｌｉｌ
Ｊを施す。
をエツチングし、拡散層領域にゲート酸化膜となるべき
酸化Ｗを形成する。然る後、ゲート雷、極及び配線とな
るべき多結晶シリコン１６を成長させ、そのパターンニ
ングを行ない、ゲート多結晶シリコンをマスクとして、
セルファラインで基板上逆伝導型の不純物をイオン注入
し、ソース、ドレイン１７を形成する。以後は通常の製
造方法により、層間膜としてのリンガラス層を成長させ
、所定の位置にコンタクへ孔を開孔し、金属配ｊｌｉｌ
Ｊを施す。
上記の如く、従来技術によるトランジスタ間の絶縁分離
法では、拡散層の挟まりを考慮し、予め、拡散層幅を広
く設計しておく必要があり、ＭＯ８集積回路の高集積化
を行なうことは困難である。
法では、拡散層の挟まりを考慮し、予め、拡散層幅を広
く設計しておく必要があり、ＭＯ８集積回路の高集積化
を行なうことは困難である。
また、設計時に於ける拡散層幅が狭い場合には、上記選
択酸化により、拡散層幅が著しく挟まり、狭チャンネル
効果によるトランジスタの特性悪化全党れない。
択酸化により、拡散層幅が著しく挟まり、狭チャンネル
効果によるトランジスタの特性悪化全党れない。
本発明の目的は、ゲート電極に多結晶シリコンを用いた
電界効果半導体装置の製造工程のうち。
電界効果半導体装置の製造工程のうち。
トランジスタ間の絶縁分離、領域を形成するに当っ′Ｃ
１半導体基板表面に凹凸を生じることなく、かつ、拡散
層幅の設計寸法からのずれを最小限に抑えたＭＯＳ）ラ
ンジスタの絶縁分離領域を形成することが可能であり、
従来技術では形成することのできない設計値２μｍ以下
の拡散層幅を持った高密度のＭＵＳ集積回路を提供する
ものである。
１半導体基板表面に凹凸を生じることなく、かつ、拡散
層幅の設計寸法からのずれを最小限に抑えたＭＯＳ）ラ
ンジスタの絶縁分離領域を形成することが可能であり、
従来技術では形成することのできない設計値２μｍ以下
の拡散層幅を持った高密度のＭＵＳ集積回路を提供する
ものである。
上記目的を達成するための本発明の構成を次に説明する
。
。
本発明はＭＵＤ）ランジスタ間の絶縁分離を行なう場合
、異方性ドライエツチングにより、フィールド領域とな
るべき領域の半導体基板を垂直にエツチングして、所定
の深さの溝を堀す、上記溝中に減圧ＣＶＤ窒化膜を上記
溝の深さまで成長させた後、プラズマＣＶＤ法にょシ、
上記輩化膜の表面に薄く窒化膜を成長させ、高精度百合
せ露光装置により、上記溝中の上記窒化膜がエツチング
されないように、ホトレジストをパターンニンクする。
、異方性ドライエツチングにより、フィールド領域とな
るべき領域の半導体基板を垂直にエツチングして、所定
の深さの溝を堀す、上記溝中に減圧ＣＶＤ窒化膜を上記
溝の深さまで成長させた後、プラズマＣＶＤ法にょシ、
上記輩化膜の表面に薄く窒化膜を成長させ、高精度百合
せ露光装置により、上記溝中の上記窒化膜がエツチング
されないように、ホトレジストをパターンニンクする。
然る後、等方性プラズマエツチングに於ける、上記減圧
ＣＶＤ法による窒化膜と、上記プラズマＣＶＤ法による
窒化膜のエツチング速度の差を利用してエツチングを行
なうことによって、拡散層上の窒化膜を除去するととも
に、拡散層領域との間で段差のない、また、フィールド
領域においても凹凸なく、上記溝中への窒化膜の埋込を
行なう。上記の一連の技術により、拡散層幅の設計値と
半導体基板上の拡散層幅との差１最小限に抑え、ＭＯＳ
）ランジスタの高集積化を行なった場合における拡散層
幅の減少によるＭＯＳ）ランジスタの狭チャンネル効果
を生じ難くシ、高集積度のＭＯ８集積回路を可能にする
ことを特徴とする半導体装置の製造方法である。
ＣＶＤ法による窒化膜と、上記プラズマＣＶＤ法による
窒化膜のエツチング速度の差を利用してエツチングを行
なうことによって、拡散層上の窒化膜を除去するととも
に、拡散層領域との間で段差のない、また、フィールド
領域においても凹凸なく、上記溝中への窒化膜の埋込を
行なう。上記の一連の技術により、拡散層幅の設計値と
半導体基板上の拡散層幅との差１最小限に抑え、ＭＯＳ
）ランジスタの高集積化を行なった場合における拡散層
幅の減少によるＭＯＳ）ランジスタの狭チャンネル効果
を生じ難くシ、高集積度のＭＯ８集積回路を可能にする
ことを特徴とする半導体装置の製造方法である。
これ７に第２図により具体的に説明すれば、下記のとお
りである。
りである。
第ｚｒ’ａ（ａ）：半導体基板２１表面に約１０００λ
程度の酸化膜２３を形成し、拡散層領域となるべき領域
上にホトレジスト２４に−残すように、パターンニング
する。
程度の酸化膜２３を形成し、拡散層領域となるべき領域
上にホトレジスト２４に−残すように、パターンニング
する。
１！２図（ｂ）＝フィールド領域となるべき領域の上記
酸化膜２３ｖｆ−エツチングした後、異方性プラズマエ
ツチングにより、垂直に所定の深さまで上記半導体基板
２１のエツチングを行なう。然る後、拡散層領域上のホ
トレジストｉ残した状態で、フィールド領域に、チャン
ネルスト、パとして、上記半導体基板２１と同−伝導型
の不純物のイオン注入を行なう。
酸化膜２３ｖｆ−エツチングした後、異方性プラズマエ
ツチングにより、垂直に所定の深さまで上記半導体基板
２１のエツチングを行なう。然る後、拡散層領域上のホ
トレジストｉ残した状態で、フィールド領域に、チャン
ネルスト、パとして、上記半導体基板２１と同−伝導型
の不純物のイオン注入を行なう。
第２図（Ｃ）：拡散層上のホトレジス） ２４ ｔ−除
去し、上記溝中に約５００λ程度の酸化膜を形成する。
去し、上記溝中に約５００λ程度の酸化膜を形成する。
このとき、拡散層上では付は足し酸化となるため酸化膜
が厚くなるが、これは後に窒化膜のプラズマエツチング
を行なう時点で拡散層上を厚い酸化膜によって保護する
働きをする。然る後、減圧ＣＶＤ法により、上記溝の深
さと同一膜厚の窒化膜２８を成長させる。さらに、上記
窒化膜２８の表面にプラズマＣＶＤ法によム窒化膜２９
を薄く成長させる。
が厚くなるが、これは後に窒化膜のプラズマエツチング
を行なう時点で拡散層上を厚い酸化膜によって保護する
働きをする。然る後、減圧ＣＶＤ法により、上記溝の深
さと同一膜厚の窒化膜２８を成長させる。さらに、上記
窒化膜２８の表面にプラズマＣＶＤ法によム窒化膜２９
を薄く成長させる。
次に、拡散層上の上記窒化膜２８．２Ｆｔ等方性プラズ
マエ、チングにより除去するためのホトレジスト２４の
パターンニングを行なう。このノ（ターンニングは上記
溝の両端よりレジスト端が０．２〜０．３μｍだけ幅広
くなる様に行なう。この目合せは０．１〜０．２μｍ程
度の精度が要求されるが、現在の縮小投影露光装置（又
は、電子ビーム露光装置）を使用すれば可能である。
マエ、チングにより除去するためのホトレジスト２４の
パターンニングを行なう。このノ（ターンニングは上記
溝の両端よりレジスト端が０．２〜０．３μｍだけ幅広
くなる様に行なう。この目合せは０．１〜０．２μｍ程
度の精度が要求されるが、現在の縮小投影露光装置（又
は、電子ビーム露光装置）を使用すれば可能である。
＠２図（ｄ）：’Ｉ方性プラズマエ、チングにより、拡
散層上の上記窒化膜２８．２９の除去を行なう。
散層上の上記窒化膜２８．２９の除去を行なう。
等方性プラズマエツチングでは、減圧ＣＶ Ｄ法１１Ｃ
よＶ成長させた窒化膜２８より、プラズマＣＶＤ法によ
り成長させた窒化膜２９の方がエツチングされ易く、水
平方向へのエツチングが垂直方向へのエツチングより先
行するために、上記窒化膜２８のエツチングを拡散層表
面の酸化膜に洟するまで行なった場合には、拡散層表面
に対して、段差なく、かつ、フィールド領域となるべき
上記溝上においても凹凸なく、上記溝中への窒化膜の埋
込みが完了する。次に拡散層上の酸化膜全エツチングし
、ゲート酸化膜となるべき酸化膜を拡散層上に形成する
。さらに、必要な場合には、闇値電圧調御のためのイオ
ン注入を行なう。このイオン注入工程は、上記半導体基
板２１０表面不純物濃度がすでに期待すべき閾１［電圧
を与えうる値である場合は除く。
よＶ成長させた窒化膜２８より、プラズマＣＶＤ法によ
り成長させた窒化膜２９の方がエツチングされ易く、水
平方向へのエツチングが垂直方向へのエツチングより先
行するために、上記窒化膜２８のエツチングを拡散層表
面の酸化膜に洟するまで行なった場合には、拡散層表面
に対して、段差なく、かつ、フィールド領域となるべき
上記溝上においても凹凸なく、上記溝中への窒化膜の埋
込みが完了する。次に拡散層上の酸化膜全エツチングし
、ゲート酸化膜となるべき酸化膜を拡散層上に形成する
。さらに、必要な場合には、闇値電圧調御のためのイオ
ン注入を行なう。このイオン注入工程は、上記半導体基
板２１０表面不純物濃度がすでに期待すべき閾１［電圧
を与えうる値である場合は除く。
第２図（ｅ）：ゲート電極及び配線となるべき多結晶シ
リコン２６を成長させ、そのパターンニングを行ない、
ゲート多結晶シリコンをマスクとしてセルファラインに
よりソース・ドレイン２７形成のための基板伝導型と逆
伝導型の不純物のイオン注入を行なう。以後は通常の製
造方法によシ、層間膜としてのリンガラス層全成長させ
、所定の位置にコンタクト孔を開孔し、金属配線管はど
こす。
リコン２６を成長させ、そのパターンニングを行ない、
ゲート多結晶シリコンをマスクとしてセルファラインに
よりソース・ドレイン２７形成のための基板伝導型と逆
伝導型の不純物のイオン注入を行なう。以後は通常の製
造方法によシ、層間膜としてのリンガラス層全成長させ
、所定の位置にコンタクト孔を開孔し、金属配線管はど
こす。
以上の製造方法によＪ、ＭＵＳ）ランジスタ間の他線分
離を行なった場合、設計上の拡散層幅（又はマスク上の
拡散層幅）と半導体基板上の拡散層幅との差を最小限に
抑えることができるだけで力＜、従来技術を使用する場
合と同じ拡散層幅の設計では、上記選択酸化による拡散
層幅の減少が生シないため、Ｍ（ＪＳ）ランジスタの狭
チャンネル効果によるＭｕｓトランジスタ特性の悪化を
低減できる。さらに、フィールド領域上、及び、フィー
ルド領域と拡散層領域の境界に於ける凹凸を極めて小さ
くすることが可能であり、ゲート電極及び、配線となる
べき多結晶シリコンのノくターンニングが容易となり、
高密度のＭＵＳ集積回路の製造が可能となるという効果
がある。
離を行なった場合、設計上の拡散層幅（又はマスク上の
拡散層幅）と半導体基板上の拡散層幅との差を最小限に
抑えることができるだけで力＜、従来技術を使用する場
合と同じ拡散層幅の設計では、上記選択酸化による拡散
層幅の減少が生シないため、Ｍ（ＪＳ）ランジスタの狭
チャンネル効果によるＭｕｓトランジスタ特性の悪化を
低減できる。さらに、フィールド領域上、及び、フィー
ルド領域と拡散層領域の境界に於ける凹凸を極めて小さ
くすることが可能であり、ゲート電極及び、配線となる
べき多結晶シリコンのノくターンニングが容易となり、
高密度のＭＵＳ集積回路の製造が可能となるという効果
がある。
本発明の実施例として、上記半導体装置の築造方法全相
補型ＭＯ８（以後ＣＭＯ８）の製造工程に適用した場合
について、ｗＩ３図に従りて説明する。
補型ＭＯ８（以後ＣＭＯ８）の製造工程に適用した場合
について、ｗＩ３図に従りて説明する。
第３図（ａ）：半導体基板３１内に所定の深さのＰウェ
ル３１１とＮウェル３１０を形成する。この両ウェルの
不純物濃度は、フィールド領域において、チャンネルの
形成を防止しうる程度の高い濃度に設定する。これは絶
縁分離領域を微細化した場合、フィールド領域部分に行
なうチャンネルスト、パとなるべき不純物のイオン注入
を行なう時点に於いて、Ｐ−Ｎ切換部で正確に、おのお
ののウェルの伝導型と同一伝導型の不純物をおのおのの
ウェルに対して、イオン注入を行なわなければならない
という困難を避けるためである。
ル３１１とＮウェル３１０を形成する。この両ウェルの
不純物濃度は、フィールド領域において、チャンネルの
形成を防止しうる程度の高い濃度に設定する。これは絶
縁分離領域を微細化した場合、フィールド領域部分に行
なうチャンネルスト、パとなるべき不純物のイオン注入
を行なう時点に於いて、Ｐ−Ｎ切換部で正確に、おのお
ののウェルの伝導型と同一伝導型の不純物をおのおのの
ウェルに対して、イオン注入を行なわなければならない
という困難を避けるためである。
然る後、基板表面に第２図（ａ）と同様に約１０００Ａ
程度の酸化膜３３を形成した後、ｎ−ａｈ、ｐ−ａｈ側
の拡散層領域となるべき、領域上にホトレジスト３４を
残すように、そのパターンニング＋行すう。
程度の酸化膜３３を形成した後、ｎ−ａｈ、ｐ−ａｈ側
の拡散層領域となるべき、領域上にホトレジスト３４を
残すように、そのパターンニング＋行すう。
８ｇ３図（ｂ）：本発明の詳細な説明に於いて述べた如
く、フィールド領域となるべき領域の酸化膜３３をエツ
チングし、異方性プラズマエツチングにより、上記フィ
ールド領域となるべき領域全首足の深さまで垂直にエツ
チングを行ない、ホトレジスト３４を除去した後、上記
溝中に約５００λの酸化膜を形成する。ここでは既に述
べた理由により、チャンネルストッパのイオン注入を除
く。然る後、減圧ＣＶＤ法によ、す、上記溝の深さと同
一膜厚の窒化膜３８を成長させ、さらに、上記窒化膜３
８上にプラズマＣＶＤ法により薄い窒化膜３９全成長さ
せた後、拡散層上の窒化膜のエツチングを行なうための
、ホトレジストのパターンニング＋行なう。本工程に於
ける手順は既に本発明の詳細な説明で述べたとおりであ
る。
く、フィールド領域となるべき領域の酸化膜３３をエツ
チングし、異方性プラズマエツチングにより、上記フィ
ールド領域となるべき領域全首足の深さまで垂直にエツ
チングを行ない、ホトレジスト３４を除去した後、上記
溝中に約５００λの酸化膜を形成する。ここでは既に述
べた理由により、チャンネルストッパのイオン注入を除
く。然る後、減圧ＣＶＤ法によ、す、上記溝の深さと同
一膜厚の窒化膜３８を成長させ、さらに、上記窒化膜３
８上にプラズマＣＶＤ法により薄い窒化膜３９全成長さ
せた後、拡散層上の窒化膜のエツチングを行なうための
、ホトレジストのパターンニング＋行なう。本工程に於
ける手順は既に本発明の詳細な説明で述べたとおりであ
る。
第３（９）（Ｃ）：減圧ＣＶＤ法とプラズマＣＶＤ法に
よる窒化膜のプラズマエツチングにょるエツチング速度
の差を利用し、等方性プラズマエツチングにより、拡散
層上の上記窒化膜全除去するとともに、フィールド領域
の上記窒化膜３８を平担化し、かつ、拡散層領域とフィ
ールド領域との境界部分に段差が生じないようにエツチ
ングを行なうことにより、上記溝への窒化膜の埋込が完
了する。然る後、上記拡散層上の酸化膜３３全工、チン
グし。
よる窒化膜のプラズマエツチングにょるエツチング速度
の差を利用し、等方性プラズマエツチングにより、拡散
層上の上記窒化膜全除去するとともに、フィールド領域
の上記窒化膜３８を平担化し、かつ、拡散層領域とフィ
ールド領域との境界部分に段差が生じないようにエツチ
ングを行なうことにより、上記溝への窒化膜の埋込が完
了する。然る後、上記拡散層上の酸化膜３３全工、チン
グし。
ゲート酸化膜となるべき酸化膜を形成する。次に閾値制
御のため、それぞれのウェルの伝導型と逆伝導型の不純
物を、おのおののウェル表面にイオン注入する。このイ
オン注入により、Ｎウェル表面付近ではｎ一層３１２が
、Ｐウェル表面ではｐ一層３１３が形成される。これに
より、おのおののウェル濃度が高いにもかかわらず、表
面層が低濃度となるために、ＭＯＳ）ランジスタの相互
コンダクタンスが低下しない。またウェルの下方で濃度
が高くなっているため、ＭＯＳトランジスタのパンチス
ルーが生じｉ（、ＭＯＳ）ランジスタの短チャンネル化
を行なうことが可能である。
御のため、それぞれのウェルの伝導型と逆伝導型の不純
物を、おのおののウェル表面にイオン注入する。このイ
オン注入により、Ｎウェル表面付近ではｎ一層３１２が
、Ｐウェル表面ではｐ一層３１３が形成される。これに
より、おのおののウェル濃度が高いにもかかわらず、表
面層が低濃度となるために、ＭＯＳ）ランジスタの相互
コンダクタンスが低下しない。またウェルの下方で濃度
が高くなっているため、ＭＯＳトランジスタのパンチス
ルーが生じｉ（、ＭＯＳ）ランジスタの短チャンネル化
を行なうことが可能である。
第３図（ｄ）：ゲート電極及び配線となるべき多結晶シ
リコン３６を成長し、そのパターンニングを行なう。次
にゲート多結晶シリコンをマスクとＬ７て、セルファラ
インにより、ソース・ドレイン３７の形成のための、イ
オン注入を、おのおののウェルの伝導型と逆伝導型の不
純物で行なう。
リコン３６を成長し、そのパターンニングを行なう。次
にゲート多結晶シリコンをマスクとＬ７て、セルファラ
インにより、ソース・ドレイン３７の形成のための、イ
オン注入を、おのおののウェルの伝導型と逆伝導型の不
純物で行なう。
第３図（ｅ）：通常の調造方法により１層間膜としての
リンガラス層３１４ｖｒ−成長させ、所定の位置にコン
タクト孔全開孔し、金属配線３１５ｔ−，７ｍこす。図
は、本発明による製造方法を０ＭＯ８ＩＣに適用した場
合の最終工程断面図である。
リンガラス層３１４ｖｒ−成長させ、所定の位置にコン
タクト孔全開孔し、金属配線３１５ｔ−，７ｍこす。図
は、本発明による製造方法を０ＭＯ８ＩＣに適用した場
合の最終工程断面図である。
第１図（ａ）〜（ｄ）は各々従来技術によるＭＯＳ）ラ
ンジスタの絶縁分離法を適用した場合の製造工程順断面
図、第２図（ａ）〜（ｅ）は各々本発明実施例によるＭ
（Ｊ８）ランジスタの絶縁分離法を適用した場合の製造
工程順断（１１１図、第３図（ａ）〜（ｅ）は各々本発
明を０ＭＯ８ＩＣ構造を得ることに適用した場合の製造
工程順断面図である。 なお図において。 １１．２１．３１・・・・・・半導体基板、１２・・・
・・ＣＶＤ窒化膜、１３，２３．３３・・・・・熱酸化
膜、１４゜２４．３４・・・・・・ホトレジスト、１５
．２５・・・・・・チャンネルストッパとなるべき不純
物、１６，２６゜３６・・・・・・多結晶シリコン％
１７，２７．３７・・・・・・ソース・ドレイン、２８
．３８・・・・・・減圧ＣＶＤ窒化膜、２９．３９・・
・・・・プラズマＣＶＤ窒化膜。 ３１０・・・・・・Ｎウェル、３１１・・・・・・Ｐウ
ェル、３１２・・・・・・ｎ″″層、３１３・・・・・
・ｐ″″層、３１４・・・・・・リンガラス層、３１５
・・・・・・金属配線、である。 梁２図 ３１θ
ンジスタの絶縁分離法を適用した場合の製造工程順断面
図、第２図（ａ）〜（ｅ）は各々本発明実施例によるＭ
（Ｊ８）ランジスタの絶縁分離法を適用した場合の製造
工程順断（１１１図、第３図（ａ）〜（ｅ）は各々本発
明を０ＭＯ８ＩＣ構造を得ることに適用した場合の製造
工程順断面図である。 なお図において。 １１．２１．３１・・・・・・半導体基板、１２・・・
・・ＣＶＤ窒化膜、１３，２３．３３・・・・・熱酸化
膜、１４゜２４．３４・・・・・・ホトレジスト、１５
．２５・・・・・・チャンネルストッパとなるべき不純
物、１６，２６゜３６・・・・・・多結晶シリコン％
１７，２７．３７・・・・・・ソース・ドレイン、２８
．３８・・・・・・減圧ＣＶＤ窒化膜、２９．３９・・
・・・・プラズマＣＶＤ窒化膜。 ３１０・・・・・・Ｎウェル、３１１・・・・・・Ｐウ
ェル、３１２・・・・・・ｎ″″層、３１３・・・・・
・ｐ″″層、３１４・・・・・・リンガラス層、３１５
・・・・・・金属配線、である。 梁２図 ３１θ
Claims (1)
- ゲート電極に多結晶シリコンを用いた電界効果半導体装
置の製造方法に於いて、特にトランジスタ間の絶縁分ｔ
１ｉ−行なうに当り、半導体基板上のフィールド領域と
なるべき領域の上記半導体基板金型ｉｉ！に所足の深さ
までエツチングする工程と、チャンネルストッパとなる
べき、上記半導体基板と逆伝導型の不純物をイオン注入
する工程と、上記溝の閑さまで窒化膜を、上記半導体基
板上に成長する工程と、上記窒化膜上に、上記窒化膜よ
りエツチング速度の大なる窒化膜を成長する工程と、上
記祷上にレジス）ｋパターンニングする工程と、等方性
プラズマエツチングにより、上記２種の窒化膜のエツチ
ング速度の差を利用し、拡散層上の窒化膜を除去すると
供に、フィールド領域と拡散層領域との境界に段差のな
い、絶縁分離領域全形成する工程を含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196230A JPS5986263A (ja) | 1982-11-09 | 1982-11-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196230A JPS5986263A (ja) | 1982-11-09 | 1982-11-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5986263A true JPS5986263A (ja) | 1984-05-18 |
Family
ID=16354358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57196230A Pending JPS5986263A (ja) | 1982-11-09 | 1982-11-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986263A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338251A (ja) * | 1985-08-05 | 1988-02-18 | ゼネラル・エレクトリック・カンパニイ | Ｃｍｏｓ集積回路 |
| JPS6467939A (en) * | 1987-09-08 | 1989-03-14 | Nec Corp | Formation of isolation of semiconductor device |
| JPH0199233A (ja) * | 1987-10-13 | 1989-04-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| DE10209334A1 (de) * | 2002-03-02 | 2003-10-09 | Infineon Technologies Ag | Füllverfahren für Mulden auf einer Halbleiterscheibe |
-
1982
- 1982-11-09 JP JP57196230A patent/JPS5986263A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338251A (ja) * | 1985-08-05 | 1988-02-18 | ゼネラル・エレクトリック・カンパニイ | Ｃｍｏｓ集積回路 |
| JPS6467939A (en) * | 1987-09-08 | 1989-03-14 | Nec Corp | Formation of isolation of semiconductor device |
| JPH0199233A (ja) * | 1987-10-13 | 1989-04-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| DE10209334A1 (de) * | 2002-03-02 | 2003-10-09 | Infineon Technologies Ag | Füllverfahren für Mulden auf einer Halbleiterscheibe |
| US6716720B2 (en) | 2002-03-02 | 2004-04-06 | Infineon Technologies Ag | Method for filling depressions on a semiconductor wafer |
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