JPS61260676A - 絶縁ゲ−ト型半導体装置の製造方法 - Google Patents
絶縁ゲ−ト型半導体装置の製造方法Info
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- JPS61260676A JPS61260676A JP60102905A JP10290585A JPS61260676A JP S61260676 A JPS61260676 A JP S61260676A JP 60102905 A JP60102905 A JP 60102905A JP 10290585 A JP10290585 A JP 10290585A JP S61260676 A JPS61260676 A JP S61260676A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート型半導体装置の製造方法に関し、特
に高耐圧化を目的とした低濃度ドレインを有する半導体
装置の製造方法に関する。
に高耐圧化を目的とした低濃度ドレインを有する半導体
装置の製造方法に関する。
絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥ
Ｔと称する）の高耐圧化を図るために低濃度ドレイン構
造が採用されており、しか本この低濃度ドレインとゲー
ト電極との寄生容量を減らすために選択酸化法（ＬＯＣ
Ｏ８法）Ｋよシ形成したフィールド酸化膜を低濃度ドレ
イン上に配設した構成が採用されている。
Ｔと称する）の高耐圧化を図るために低濃度ドレイン構
造が採用されており、しか本この低濃度ドレインとゲー
ト電極との寄生容量を減らすために選択酸化法（ＬＯＣ
Ｏ８法）Ｋよシ形成したフィールド酸化膜を低濃度ドレ
イン上に配設した構成が採用されている。
この従来のＭＯＳＦＥＴを第２図囚〜（Ｑの工程に基づ
いて説明する。
いて説明する。
先ず、Ｐ型半導体基板２１０所定位置にＮ型不＋Ｎ物（
７’ｃと、ｔばｓｔｐ＋）を低磯度（〜Ｉ ＱＩ”ｃ＋
ｙ＋−りでイオン注入［７た後、第３図（５）のように
窒化膜２２をマスクとしてイオン注入層上に１０μｍ程
度の厚いフィールド酸化膜２３を形成する。このとき、
イオン注入層のＮ型不純物が活性化され、低濃度ドレイ
ン２４が形成される。しかる後、同図ｔＢ）のように多
結晶シリコンを堆積しかつこれをパターニングしてゲー
ト電極２５を形成する。そして、このゲート電極２５お
よびフィード酸化膜２３を利用した自己整合（セルファ
ライン）によって高淑度のＮ型不純物を拡散し、同図（
０のようにＮ型窩濃度ソース２６およびドレイン２７を
形成する。
７’ｃと、ｔばｓｔｐ＋）を低磯度（〜Ｉ ＱＩ”ｃ＋
ｙ＋−りでイオン注入［７た後、第３図（５）のように
窒化膜２２をマスクとしてイオン注入層上に１０μｍ程
度の厚いフィールド酸化膜２３を形成する。このとき、
イオン注入層のＮ型不純物が活性化され、低濃度ドレイ
ン２４が形成される。しかる後、同図ｔＢ）のように多
結晶シリコンを堆積しかつこれをパターニングしてゲー
ト電極２５を形成する。そして、このゲート電極２５お
よびフィード酸化膜２３を利用した自己整合（セルファ
ライン）によって高淑度のＮ型不純物を拡散し、同図（
０のようにＮ型窩濃度ソース２６およびドレイン２７を
形成する。
図中、２８は層間絶縁膜としてのＰＥＧ膜、２９゜３０
は夫々ソース電極、ドレイン電極である。
は夫々ソース電極、ドレイン電極である。
この低濃度ドレインＭＯ８ＦＥＴによれば、ゲート電極
２５と為濃度ドレイン２７との間に長さＬの低濃度ドレ
イン２４が介在されているために、ケート電極２５下に
おけるドレイン電界集中を緩和し、耐圧（ＢＶＤ８ ）
の向上を図ることができる。
２５と為濃度ドレイン２７との間に長さＬの低濃度ドレ
イン２４が介在されているために、ケート電極２５下に
おけるドレイン電界集中を緩和し、耐圧（ＢＶＤ８ ）
の向上を図ることができる。
また、実効的ガゲート長は、低濃度ドレイン２４上に形
成したフィールド鹸化膜２３のエツジで自己整合するこ
とができる。
成したフィールド鹸化膜２３のエツジで自己整合するこ
とができる。
上述した従来のＭＯＳＦＥＴでは、低濃度ドレイン２４
上に形成するフィールド酸化膜２３をＬＯＣＯ８法によ
って形成しているため、先にイオン注入されているＮ型
不純物がこのＬＯＧＯ８酸化工程でフィールド酸化膜２
３中へ拡散され、低濃度ドレインの濃度が不均一なもの
になシ易い。そして、不純物濃度の不均一化によってそ
の拡散深さも一様でなくなシ、これによル低濃度ドレイ
ンのピンチ抵抗、ゲート長史にはドレイン耐圧のはらつ
きが太きくなυ、ＭＯＳＦＥＴの信頼性が低下される。
上に形成するフィールド酸化膜２３をＬＯＣＯ８法によ
って形成しているため、先にイオン注入されているＮ型
不純物がこのＬＯＧＯ８酸化工程でフィールド酸化膜２
３中へ拡散され、低濃度ドレインの濃度が不均一なもの
になシ易い。そして、不純物濃度の不均一化によってそ
の拡散深さも一様でなくなシ、これによル低濃度ドレイ
ンのピンチ抵抗、ゲート長史にはドレイン耐圧のはらつ
きが太きくなυ、ＭＯＳＦＥＴの信頼性が低下される。
また、フィールド酸化膜２３の端部にバーズビークが生
じて酸化膜の両端が本来の位置、【シも両側に夫々１μ
ｍ程度広がシ易く、このため低良度ドレイン２４の前述
した長さを２〜３μｍ以下にすることは難かしく、素子
の微細化に不利になるという問題もある。
じて酸化膜の両端が本来の位置、【シも両側に夫々１μ
ｍ程度広がシ易く、このため低良度ドレイン２４の前述
した長さを２〜３μｍ以下にすることは難かしく、素子
の微細化に不利になるという問題もある。
本発明は以上の問題点を解消するために、半導体基板の
所定の領域に、他の導電型の不純物のイオン注入および
その活性化によって低濃度ドレインを形成し、かつこの
低濃度ドレイン上に異方性エツチングによシ溝を形成し
、この溝を絶縁物又は絶縁分離した多結晶シリコンで埋
めて絶縁領域を形成する工程を含むものである。
所定の領域に、他の導電型の不純物のイオン注入および
その活性化によって低濃度ドレインを形成し、かつこの
低濃度ドレイン上に異方性エツチングによシ溝を形成し
、この溝を絶縁物又は絶縁分離した多結晶シリコンで埋
めて絶縁領域を形成する工程を含むものである。
次に、本発明について図面を参照して説明する。
第１図囚〜０）は本発明の製造方法を工程順に示す図で
あシ、先ず同図（５）のように、一の導電型（たとえは
Ｐ型）のシリコン基板１０表面にシリコン酸化膜２を形
成した後に、所定の領域に他の導電型の不純物（たとえ
ばリン！ｌｐ）を低濃度（〜ｌ Ｏｕ ａｎ−” ）で
イオン注入し、熱処理で活性化してＮ型の低濃度ドレイ
ン３を形成する。次いで、前記シリコン酸化膜２をバタ
ーニングして低濃度ドレイン３上を開口し、これをマス
クとし九ＲＩＢ（反応性イオンエツチング）法によって
、同図（Ｂｌのように低濃度ドレイン３上に深さおよび
幅が夫々１μｍ程度のに４を形成する。
あシ、先ず同図（５）のように、一の導電型（たとえは
Ｐ型）のシリコン基板１０表面にシリコン酸化膜２を形
成した後に、所定の領域に他の導電型の不純物（たとえ
ばリン！ｌｐ）を低濃度（〜ｌ Ｏｕ ａｎ−” ）で
イオン注入し、熱処理で活性化してＮ型の低濃度ドレイ
ン３を形成する。次いで、前記シリコン酸化膜２をバタ
ーニングして低濃度ドレイン３上を開口し、これをマス
クとし九ＲＩＢ（反応性イオンエツチング）法によって
、同図（Ｂｌのように低濃度ドレイン３上に深さおよび
幅が夫々１μｍ程度のに４を形成する。
続いて、前記シリコン酸化膜２を除去した後、同図（ｑ
のように改めて全面に１００ＯＡ程度の薄いシリコン酸
化膜５を形成する。このとき、前記溝４の内面にもシリ
コン酸化膜５が形成される。その上で、同図（Ｄのよう
に、ＣＶＤ法やスパッタ法によシ全面に多結晶シリコン
層６を１μｍ程度堆積し、さらにその上にレジスト７を
塗布して表面を平担化する。そして、これをシリコン基
板１の表面が妬呈されるまでＲＩ Ｅ法によυエッチバ
ックすれば、同図（Ｑのように、溝４の中にのみ多結晶
シリコン６が残存される。その後、表面酸化を行なって
１００ＯＡ程度のシリコン酸化膜８を形成し、多結晶シ
・リコン６を絶縁領域として板うと共に、−力ではこれ
をゲート絶縁膜として構成する。
のように改めて全面に１００ＯＡ程度の薄いシリコン酸
化膜５を形成する。このとき、前記溝４の内面にもシリ
コン酸化膜５が形成される。その上で、同図（Ｄのよう
に、ＣＶＤ法やスパッタ法によシ全面に多結晶シリコン
層６を１μｍ程度堆積し、さらにその上にレジスト７を
塗布して表面を平担化する。そして、これをシリコン基
板１の表面が妬呈されるまでＲＩ Ｅ法によυエッチバ
ックすれば、同図（Ｑのように、溝４の中にのみ多結晶
シリコン６が残存される。その後、表面酸化を行なって
１００ＯＡ程度のシリコン酸化膜８を形成し、多結晶シ
・リコン６を絶縁領域として板うと共に、−力ではこれ
をゲート絶縁膜として構成する。
以下、多結晶シリコンで同図（ｊのようにゲート電極９
を形成し、更にＮ型不純物を高濃度に導入。
を形成し、更にＮ型不純物を高濃度に導入。
拡散することによシ同図（Ｇｌのように高濃度のソース
１０およびドレイン１１を形成する。壕だ、その上にＰ
ＳＧ膜１膜管２成し、ソース電極１３゜ドレイン１！極
１４を常法によって形成すれば、同図（ｑのＭ ＯＳ
Ｆ Ｅ ’］’が完成できる。
１０およびドレイン１１を形成する。壕だ、その上にＰ
ＳＧ膜１膜管２成し、ソース電極１３゜ドレイン１！極
１４を常法によって形成すれば、同図（ｑのＭ ＯＳ
Ｆ Ｅ ’］’が完成できる。
したがって、このような方法で構成されたＭＯ８Ｆ Ｅ
Ｔは低振度ドレイン３を形成するための工程に際して
ＬＯＣＯ８法による厚い酸化膜を形成してい力いため、
低濃度ドレイン３の不純物濃度やその深さが不均一にな
ることはなく、ドレインピンチ抵抗、ゲート長およびＭ
Ｏ８Ｆ’ＥＴのドレイン耐圧の均一化を図ることができ
る。
Ｔは低振度ドレイン３を形成するための工程に際して
ＬＯＣＯ８法による厚い酸化膜を形成してい力いため、
低濃度ドレイン３の不純物濃度やその深さが不均一にな
ることはなく、ドレインピンチ抵抗、ゲート長およびＭ
Ｏ８Ｆ’ＥＴのドレイン耐圧の均一化を図ることができ
る。
１だ、低娘度ドレイン３上に形成する絶縁領域の形成工
程では、溝４を異方性の高いＨＩＥ法でエツチングして
いるため、ｔｋ４の横方向への不要な広がりは殆んどな
く、低濃度ドレイン３のゲート・高濃度ドレイン間の長
さり、を２μｍ以下にすることが可能であシ、素子の微
細化に有効である。
程では、溝４を異方性の高いＨＩＥ法でエツチングして
いるため、ｔｋ４の横方向への不要な広がりは殆んどな
く、低濃度ドレイン３のゲート・高濃度ドレイン間の長
さり、を２μｍ以下にすることが可能であシ、素子の微
細化に有効である。
また、これによシ低濃度ドレイン３とゲート（実効ゲー
ト）９とのオーバラップを１μｍ以下にすることもでき
、ゲート・ドレイン間の浮遊容量を低減して高速化も達
成できる。
ト）９とのオーバラップを１μｍ以下にすることもでき
、ゲート・ドレイン間の浮遊容量を低減して高速化も達
成できる。
さらに、低濃度ドレイン３上の絶縁領域は、堆積した多
結晶シリコン層６をエッチバックして溝４内に残す方法
で形成しているので、シリコン基板１の表面と平担に形
成でき、上層の配線の段切れの防止やパッジページ日ン
のステップカバレッジ性に有効である。
結晶シリコン層６をエッチバックして溝４内に残す方法
で形成しているので、シリコン基板１の表面と平担に形
成でき、上層の配線の段切れの防止やパッジページ日ン
のステップカバレッジ性に有効である。
とζで、前記溝４内に埋設する材料として、たとえはＣ
ＶＤ法による酸化シリコンを用いてもよいＯ また、本発明はＰチャネルＭＯ８ＦＥＴｆｉいし相補型
ＭＯ８ＦＥＴにも同様に適用できる。
ＶＤ法による酸化シリコンを用いてもよいＯ また、本発明はＰチャネルＭＯ８ＦＥＴｆｉいし相補型
ＭＯ８ＦＥＴにも同様に適用できる。
以上説明したように本発明は、低濃度ドレインの形成を
その上の絶縁領域よシも先に行なっているので、ＬＯＣ
Ｏ８法による厚い酸化膜の形成が原因とされる不純物濃
度やその深さの不均一が生じることがなく、ドレインピ
ンチ抵抗、ゲート長およびドレイン耐圧の均一および安
定化が達成できる。また、絶縁領域を構成する溝を異方
性エツチングによシ形成しているので溝の広がシは少な
く、素子の微細化を図ることができる。さらに、絶縁領
域の上面を連数表面と平担に形成できるので、上層配線
の段切れや上層膜のステップカバレッジを良好なものに
できる郷の効果がある。
その上の絶縁領域よシも先に行なっているので、ＬＯＣ
Ｏ８法による厚い酸化膜の形成が原因とされる不純物濃
度やその深さの不均一が生じることがなく、ドレインピ
ンチ抵抗、ゲート長およびドレイン耐圧の均一および安
定化が達成できる。また、絶縁領域を構成する溝を異方
性エツチングによシ形成しているので溝の広がシは少な
く、素子の微細化を図ることができる。さらに、絶縁領
域の上面を連数表面と平担に形成できるので、上層配線
の段切れや上層膜のステップカバレッジを良好なものに
できる郷の効果がある。
泥１図（５）〜に〕は本発明方法を説明するための各工
程の断面図、第２図（Ａ）〜（Ｑは従来方法を説明する
ための各工程の断面図である。 １・・・・・・シリコン基板、２・・・・・・シリコン
＆（ＩＪ、３・・・・・・低濃度ドレイン、４・・・・
・・溝、５・・・・・・シリコン酸化膜、６・・・・・
・多結晶シリコン、７・・・・・・レジスト、８・・・
・・・シリコン酸化膜、９・・・・・・ゲート電極、１
０・・・・・・高濃度ソース、１１・・・・・・高濃度
ドレイン、１２・・・・・・ＰＥＧ膜、１３・・・・・
・ソース電極、１４・・・・・・ドレイン電極、２１・
・・・・・シリコン基板、２３・・・・・・フィールド
酸化膜、２４・・・・・・低濃度ドレイン、２５・・・
・・・ゲート電極、２６・・・・・・ソース、２７・・
・・・・ドレイン。 ２６−・−ソーλ ２７−−−−Ｆルイン
程の断面図、第２図（Ａ）〜（Ｑは従来方法を説明する
ための各工程の断面図である。 １・・・・・・シリコン基板、２・・・・・・シリコン
＆（ＩＪ、３・・・・・・低濃度ドレイン、４・・・・
・・溝、５・・・・・・シリコン酸化膜、６・・・・・
・多結晶シリコン、７・・・・・・レジスト、８・・・
・・・シリコン酸化膜、９・・・・・・ゲート電極、１
０・・・・・・高濃度ソース、１１・・・・・・高濃度
ドレイン、１２・・・・・・ＰＥＧ膜、１３・・・・・
・ソース電極、１４・・・・・・ドレイン電極、２１・
・・・・・シリコン基板、２３・・・・・・フィールド
酸化膜、２４・・・・・・低濃度ドレイン、２５・・・
・・・ゲート電極、２６・・・・・・ソース、２７・・
・・・・ドレイン。 ２６−・−ソーλ ２７−−−−Ｆルイン
Claims (1)
- 【特許請求の範囲】 １、一の導電型の半導体基板の所定領域に他の導電型の
不純物をイオン注入しかつ活性化して低濃度ドレインを
形成する工程と、この低濃度ドレイン上に異方性エッチ
ング法により溝を形成する工程と、この溝内に絶縁物又
は多結晶シリコンを前記低濃度ドレインとは絶縁状態で
埋設する工程と、前記溝に一端が掛かるようにゲート電
極を形成する工程と、他の導電型の不純物を導入して高
濃度のソースおよびドレインを形成する工程とを備える
絶縁ゲート型半導体装置の製造方法。 ２、溝の内面を酸化した後に多結晶シリコンを堆積し、
その上にレジストを塗布し、その後これらをエッチバッ
クして溝内にのみ多結晶シリコンを残し、かつその表面
を酸化して溝内への多結晶シリコンの埋設を行なってな
る特許請求の範囲第１項記載の絶縁ゲート型半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60102905A JPS61260676A (ja) | 1985-05-15 | 1985-05-15 | 絶縁ゲ−ト型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60102905A JPS61260676A (ja) | 1985-05-15 | 1985-05-15 | 絶縁ゲ−ト型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61260676A true JPS61260676A (ja) | 1986-11-18 |
Family
ID=14339873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60102905A Pending JPS61260676A (ja) | 1985-05-15 | 1985-05-15 | 絶縁ゲ−ト型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61260676A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730961B2 (en) | 2001-12-18 | 2004-05-04 | Fuji Electric Co., Ltd. | Semiconductor device |
| US6861702B2 (en) | 2001-05-11 | 2005-03-01 | Fuji Electric Co., Ltd. | Semiconductor device |
| US7049202B2 (en) | 2001-05-18 | 2006-05-23 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593057B2 (ja) * | 1977-03-26 | 1984-01-21 | 富士通株式会社 | トランク試験方式 |
-
1985
- 1985-05-15 JP JP60102905A patent/JPS61260676A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593057B2 (ja) * | 1977-03-26 | 1984-01-21 | 富士通株式会社 | トランク試験方式 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861702B2 (en) | 2001-05-11 | 2005-03-01 | Fuji Electric Co., Ltd. | Semiconductor device |
| US7049202B2 (en) | 2001-05-18 | 2006-05-23 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
| US7312133B2 (en) | 2001-05-18 | 2007-12-25 | Fuji Electric Holdings Co., Ltd. | Method of manufacturing semiconductor device |
| US6730961B2 (en) | 2001-12-18 | 2004-05-04 | Fuji Electric Co., Ltd. | Semiconductor device |
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