JPS5987700A - マイクロコンピユ−タのメインメモリ - Google Patents
マイクロコンピユ−タのメインメモリInfo
- Publication number
- JPS5987700A JPS5987700A JP57197911A JP19791182A JPS5987700A JP S5987700 A JPS5987700 A JP S5987700A JP 57197911 A JP57197911 A JP 57197911A JP 19791182 A JP19791182 A JP 19791182A JP S5987700 A JPS5987700 A JP S5987700A
- Authority
- JP
- Japan
- Prior art keywords
- microcomputer
- byte
- bit error
- data
- random access
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロコンピュータのメインメモリに関する
もので、信頼性の向上を図するものである。
もので、信頼性の向上を図するものである。
従来この種の装置として第１図に示すものがあった。図
において、（ｌ）は図示しないマイクロコンピュータと
の間でデータの読出しまたは番込みが行われるランダム
アクセスメモリ群（以下、ＲＡＭ群と称す）、（Ｍ＋は
上記マイクロコンピュータから出力されるアドレス信号
により上記ＲＡ Ｍ群（１）からデータの読出しまたは
誓込みを行うべく該当ＲＡＭｆ：選択する選択回路で、
図１示構成において、選択回μ（２）はマイクロプロセ
ッサから出力されるアドレス信号によりＲＡＭ群（１）
のチップセレクト信号を生成することになり、このチッ
プセレクト信号によ９戸（択されたＲＡＭはマイクロプ
ロセッサから出力されるアドレス信号によりチップ内セ
ルを選択することになる。そして、その辿択されたセル
に対し、マイクロコンピュータから送出されるコマンド
信号によりデータの験１出し、または書込みが実行され
るようになされている。
において、（ｌ）は図示しないマイクロコンピュータと
の間でデータの読出しまたは番込みが行われるランダム
アクセスメモリ群（以下、ＲＡＭ群と称す）、（Ｍ＋は
上記マイクロコンピュータから出力されるアドレス信号
により上記ＲＡ Ｍ群（１）からデータの読出しまたは
誓込みを行うべく該当ＲＡＭｆ：選択する選択回路で、
図１示構成において、選択回μ（２）はマイクロプロセ
ッサから出力されるアドレス信号によりＲＡＭ群（１）
のチップセレクト信号を生成することになり、このチッ
プセレクト信号によ９戸（択されたＲＡＭはマイクロプ
ロセッサから出力されるアドレス信号によりチップ内セ
ルを選択することになる。そして、その辿択されたセル
に対し、マイクロコンピュータから送出されるコマンド
信号によりデータの験１出し、または書込みが実行され
るようになされている。
しかるに、従来のメインメモリは以上のように１゛酵成
されているので、ＲＡＭが誤動作して１ビツト誤怜を生
じた場合にはプログラムの命令が変化し、プログラムの
暴走及びシステムの誤動作等重大な障害を引起すｉこと
が・めった。しかして、これを解消する之めに、パリテ
ィ検定を実施すればシステムの誤動作は避けられるが、
システムダウンは避けらルないなどの欠点がめった。
されているので、ＲＡＭが誤動作して１ビツト誤怜を生
じた場合にはプログラムの命令が変化し、プログラムの
暴走及びシステムの誤動作等重大な障害を引起すｉこと
が・めった。しかして、これを解消する之めに、パリテ
ィ検定を実施すればシステムの誤動作は避けられるが、
システムダウンは避けらルないなどの欠点がめった。
そこで本発明は上記のような従来のものの欠点を除去す
るためになされたもので、１ビット誤り訂正２ビット誤
り検出回路（Ｌ−７下、５ＥＣ−ＤＥＤ回路と称す）を
付加することにより１ビット誤りを訂正して重大な障害
を引起す確率を格段的に減少させることができる信頼性
の高いマイクロコンピュータのメインメモリを提供する
ことを目的としている。
るためになされたもので、１ビット誤り訂正２ビット誤
り検出回路（Ｌ−７下、５ＥＣ−ＤＥＤ回路と称す）を
付加することにより１ビット誤りを訂正して重大な障害
を引起す確率を格段的に減少させることができる信頼性
の高いマイクロコンピュータのメインメモリを提供する
ことを目的としている。
Ｎ下、本発明の一実施例を第２図について説明する 第
２１網において、（ＩＯＡ）は上位バイトＲＡＭ群、（
１０８）は下位バイトＲＡＭ群で、これら上位及び下位
バイトＲＡＭ群（ＩＯＡ）、（ＩＯＢ ）と図示しない
マイクロコンピュータとの間にそれぞれ上位バイト５Ｅ
Ｃ−１ｎ：Ｄｔす１路（２ＯＡ）及び下位バ４−（ト５
ＥＣ−ＤＥＤ回路（２０Ｂ ）が設けられている。
２１網において、（ＩＯＡ）は上位バイトＲＡＭ群、（
１０８）は下位バイトＲＡＭ群で、これら上位及び下位
バイトＲＡＭ群（ＩＯＡ）、（ＩＯＢ ）と図示しない
マイクロコンピュータとの間にそれぞれ上位バイト５Ｅ
Ｃ−１ｎ：Ｄｔす１路（２ＯＡ）及び下位バ４−（ト５
ＥＣ−ＤＥＤ回路（２０Ｂ ）が設けられている。
なお、ｊｉｉＱ）は従来と同様にマイクロコンピュータ
から送出されるアドレス信号により上位及び下位バイト
ＲＡＭ群（ＩＯＡ）、（ＩＯＢ）のチップセレクト信号
を生成する選択回路であシ、また該構成において、デー
タは１６ビツトであシ、データの上位８ビツト（上位バ
イト）と、データの下位８ビツト（下位バイト）を独立
にアクセス（１！Ｊ下バイトアクセスという）可能なシ
ステムを前提としている。
から送出されるアドレス信号により上位及び下位バイト
ＲＡＭ群（ＩＯＡ）、（ＩＯＢ）のチップセレクト信号
を生成する選択回路であシ、また該構成において、デー
タは１６ビツトであシ、データの上位８ビツト（上位バ
イト）と、データの下位８ビツト（下位バイト）を独立
にアクセス（１！Ｊ下バイトアクセスという）可能なシ
ステムを前提としている。
したがって、第２図構成によれば、従来と同様に選択回
路（８０）は、図示しないマイクロプロセッサから出力
されるアドレス信号によシ上敞バイトＲＡ Ｍ群（ＩＯ
Ａ ）、下位バイトＲＡＭ群（１０Ｂ）のチップセレク
ト信号を生成する仁とになり、このチップセレクト信号
により選択されたＲＡＭは、マイクロプロセッサから出
力されるアドレス信号によりチップ内セルを選択するこ
とになる。そしてその選択されたセルに対しデータの読
出し、または書込本がコマンド信号によシ実行きれるこ
とになる。しかして、データの読出しを実行した際、１
ビット誤りが発生ずれば、上位パイ）ＳＥＣ−ＤＥＤ回
路（２０Ａ）または、下位バイト５Ｅｃ−ＤＥＤ（ロ）
路（２０Ｂ）によシ訂正されたデータがマイクロプロセ
ッサに出力されると同時に、誤ったセルに訂正されたデ
ータが悟込まれることになる。
路（８０）は、図示しないマイクロプロセッサから出力
されるアドレス信号によシ上敞バイトＲＡ Ｍ群（ＩＯ
Ａ ）、下位バイトＲＡＭ群（１０Ｂ）のチップセレク
ト信号を生成する仁とになり、このチップセレクト信号
により選択されたＲＡＭは、マイクロプロセッサから出
力されるアドレス信号によりチップ内セルを選択するこ
とになる。そしてその選択されたセルに対しデータの読
出し、または書込本がコマンド信号によシ実行きれるこ
とになる。しかして、データの読出しを実行した際、１
ビット誤りが発生ずれば、上位パイ）ＳＥＣ−ＤＥＤ回
路（２０Ａ）または、下位バイト５Ｅｃ−ＤＥＤ（ロ）
路（２０Ｂ）によシ訂正されたデータがマイクロプロセ
ッサに出力されると同時に、誤ったセルに訂正されたデ
ータが悟込まれることになる。
このため、しＩ示構成においては、従来例のようにＲＡ
Ｍが誤動作して１ビツト誤シを生じることはなくプロ
グラムの暴走及びシステムの誤動作等重大な障害を引き
起こすことがないのは勿論のことシステムダウンも生じ
ない。
Ｍが誤動作して１ビツト誤シを生じることはなくプロ
グラムの暴走及びシステムの誤動作等重大な障害を引き
起こすことがないのは勿論のことシステムダウンも生じ
ない。
゛ なお、上記実施例では、メインメモリについて説明
したものであるが、補助メモリであってもよく上記実施
例と同様の効果を奏する。
したものであるが、補助メモリであってもよく上記実施
例と同様の効果を奏する。
匂上のように、本発明によれば、上位バイト５ＥＣ−Ｄ
ＥＤと下位、＜イ、 ） ５ＥＣ−Ｌ）Ｅｌ）ｔ−独立
に構成しバイトアクセスが可能な構成としたので、従来
例よシ格段的に信頼性の尚いマイクロコンピュータのメ
インメモリが得られる効果かある。
ＥＤと下位、＜イ、 ） ５ＥＣ−Ｌ）Ｅｌ）ｔ−独立
に構成しバイトアクセスが可能な構成としたので、従来
例よシ格段的に信頼性の尚いマイクロコンピュータのメ
インメモリが得られる効果かある。
第１図は従来の構成を示すブロック図、第２図１は本発
明の一実施例によるマイクロコンピュータのメインメモ
リの１４成を示すブロック１シｌである。 （ＩＯＡ）、（ＩＯＢ ） ：上位バイトＲＡＭ群と下
位バイトＲＡＭ群、 （２０Ａ）、（２０Ｂ）：上位バイト５ＥＣ−ＤＥＤ回
路と下位バイト５ＥＣ−ＤＥＤ回路、 ＋８ｏ） １１選択回路。 代理人 葛 野 信 −
明の一実施例によるマイクロコンピュータのメインメモ
リの１４成を示すブロック１シｌである。 （ＩＯＡ）、（ＩＯＢ ） ：上位バイトＲＡＭ群と下
位バイトＲＡＭ群、 （２０Ａ）、（２０Ｂ）：上位バイト５ＥＣ−ＤＥＤ回
路と下位バイト５ＥＣ−ＤＥＤ回路、 ＋８ｏ） １１選択回路。 代理人 葛 野 信 −
Claims (1)
- 【特許請求の範囲】 マイクロコンピュータとの間でデータの読出しまｌｊ：
を込与を行うラン麿゛ムアクセスメモリ群。 上：ｉｊ マイクロコンピュータから送出されるアドレ
ス信号により上記ランｉ゛ム了り十スメモリ群からデー
タの読、出し絖たは書込みを行うべき該当ランダムアク
セスメモリを選択する選択回路を備えたマイクロコンピ
ュータのメインメモ９ＶＣおいｃ、上記ランダムアクセ
スメモリ群を、上位バイトランダムアクセスメモリ群と
下位バイトランダムアクセスメモリ群とに分割して設け
ると共に、これら上位及び下位バイトランダムアクセス
メモリ群トマイクロコンピュータとの曲にそｎぞれ１ビ
ット誤り訂正２ピツト１ｌｌｌり検出回路を設けて、バ
イトアクセス可能な、！−４成としたことを特命とする
マイクロコンピュータのメインメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197911A JPS5987700A (ja) | 1982-11-09 | 1982-11-09 | マイクロコンピユ−タのメインメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197911A JPS5987700A (ja) | 1982-11-09 | 1982-11-09 | マイクロコンピユ−タのメインメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5987700A true JPS5987700A (ja) | 1984-05-21 |
Family
ID=16382319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197911A Pending JPS5987700A (ja) | 1982-11-09 | 1982-11-09 | マイクロコンピユ−タのメインメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987700A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04293138A (ja) * | 1990-12-17 | 1992-10-16 | Motorola Inc | エラー検出／補正メモリシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176460A (en) * | 1981-04-24 | 1982-10-29 | Toshiba Corp | Parity check system |
-
1982
- 1982-11-09 JP JP57197911A patent/JPS5987700A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176460A (en) * | 1981-04-24 | 1982-10-29 | Toshiba Corp | Parity check system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04293138A (ja) * | 1990-12-17 | 1992-10-16 | Motorola Inc | エラー検出／補正メモリシステム |
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