JPH0363097B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は大容量の記憶部など、比較的長時間に
わたりアクセスがされずデータに誤りを発生した
時も、それを記憶部制御装置において検出し、且
つ訂正できる記憶部データの誤り訂正方式に関す
る。

(2) 技術の背景 大容量のバツフアメモリを主記憶装置とは別個
に有する情報処理システムにおいては、データが
バツフアメモリ内に存在する事が多いため、主記
憶装置に対するアクセス数は少なくなる。そのよ
うなバツフアメモリを有するシステムにおいて
は、記憶装置に対しα線などの影響によりデータ
に誤りが生じると長期間エラー訂正がなされず、
放置される事になり、訂正不能エラーとなること
が多くなる。

(3) 従来技術と問題点 一般に記憶装置のデータにはSEC−DED（１ビ
ツトエラー訂正−２ビツトエラー検出）方式のチ
エツクビツトを附しているなどのため、データを
アクセスしたときデータについてその都度チエツ
クを行い、誤りがあれば公知の１ビツトエラー訂
正回路により訂正している。

しかし、前述の主記憶装置のようにアクセスさ
れる機会が少ないときは、一旦発生したエラーが
そのまま保留され、更にその後同一データブロツ
クに再び誤りの発生することが起きる。

その場合は、１ビツトエラー訂正回路によつて
訂正することが出来なくなる。

また、プログラム等でこれを行うと、中央処理
装置は、本来の動作以外にデータチエツクのため
特別に命令解読と制御の動作を行う必要がある。

(4) 発明の目的 本発明の目的は前述の欠点を改善し、記憶部制
御装置内に記憶部に対するアクセス発生回路・デ
ータ誤り訂正回路、バツフアメモリなどを設け、
記憶部にバーストエラーが発生した時は、その領
域をバツフアメモリを介して予備領域に切換える
ことにより、記憶部制御装置内においてデータ誤
り訂正のできる方式を提供する。そして、本発明
は、バーストエラーが発生して、予備領域にデー
タを切換えた時、その切換えられた領域のデータ
を保証する必要があるが、その際の動作を簡単な
構成で行わしめるものである。

(5) 発明の構成 上述の目的を達成するために、本発明は、記憶
部と、それを制御する記憶部制御装置と、記憶部
内データにビツトの誤りを検出した時、誤りを訂
正する訂正回路とを有する情報処理装置におい
て、パトロールアクセス発生回路と、前記パトロ
ールアクセスによつて記憶部からアクセスされた
データのチエツク回路と、バツフアメモリとを具
備し、前記パトロールアクセス発生回路は、アク
セスを行い、前記アクセスを行うアドレスのデー
タが、前記バツフアメモリになかつた場合は、記
憶部からのデータをデータチエツク回路、訂正回
路を通じてバツフアメモリに書込み、且つバツフ
アメモリが該アドレスのデータを有していた場合
は、記憶部をアクセスして読出されたデータをデ
ータチエツク回路でチエツクし、訂正回路を通じ
てバツフアメモリに書込むと共にバツフアメモリ
から読出されたデータを記憶部に書き込むという
アクセスを行い、前記パトロールアクセス発生回
路によるアクセス動作によつて前記データチエツ
ク回路はデータのワード内のエラー位置を検出
し、予め決められたメモリの交替単位内に複数の
エラーが検出された時は、前記メモリを交替し、
その後に、前記パトロールアクセス発生回路のア
クセスを行うことによつて、バツフアメモリを介
して交替されたメモリのデータを保証する構成と
する。

(6) 発明の実施例 以下、図面に示す本発明の実施例について説明
する。第１図に示すシステム全体図において、記
憶部制御装置MCU内には記憶部MSUに対するア
クセス発生回路ACG、記憶部MSUからのデータ
のチエツク回路DCH、アクセス優先順位を決定
する回路PRTとデータの誤り訂正回路CRTを具
備している。優先順位決定回路PRTでは中央処
理装置CPU及びチヤネルCHPからのアクセスに
前記アクセス発生回路ACGからのアクセスを加
え、優先順位を決定している。また、第１図には
バツフアメモリMCUBM２０１が備えられてお
り、これは中間バツフアともGSU（グローバル・
ストレージ・ユニツト）とも言われるもので、主
記憶装置と、CPU内のキヤツシユメモリとの間
に位置するバツフアである（中間バツフアに関し
ては、特開昭56−19575号公報の記載事項が知ら
れている）。

アクセス発生回路ACG、データチエツク回路
DCHなどの構成詳細図を第２図に、その部分的
状態遷移図を第３図に示す。

第２図において、PTL２１２はパトロール制
御回路を示し、後述するように主としてアクセス
発生回路ACGで構成されるが、当初はリセツト
されていてアイドル状態IDLにあり、アクセスは
発生されない。

次に、サービスプロセツサSVPの指示により
起動がかけられると、アイドル状態からのデータ
チエツク状態DTCに移り、ポートPAT内に含ま
れるパトロール用アドレスに“０”が設定され
る。優先順位決定回路PRT２２０では、パトロ
ール制御回路からのアクセスを選択し、ポート
PATが選ばれた時、データパイプラインＴ１〜
Ｔ６に投入される。

アドレスに対するデータのバツフアメモリ
MCUBM２０１上での存否に係わらず、このア
クセスは記憶部MSUへのアクセス制御用ポート
MP０にパイプラインＴ３から入力され、記憶部
MSUにアクセスされる。また、記憶部MSUから
データが送られてくるタイミングに合わせ、ポー
トLBを通じて再びパイプラインに投入され、そ
の後の動作を制御する。

パトロールでの上記アクセスは、以下のパトロ
ールアクセスが行われる。記憶部制御装置のバツ
フアメモリMCUBMに該アドレスのデータが無
かつた場合は、記憶部MSUからのデータをポー
トDRに入力し、データチエツク回路DCH２０
６、データ訂正回路CRT２１８を通じてバツフ
アメモリMCBMに書き込む。バツフアメモリ
MCUBMが該アドレスを有していた場合、前述
の動作に加え、バツフアメモリ内のデータをセレ
クタSEL２０２を経てポートDR２０４に入力し、
次にデータチエツク回路DCH２０６、データ訂
正回路CRT２０８を経て、誤りの無いデータと
して記憶部に書き込む。バツフアメモリ
MCUBM２０１にデータがある場合に、記憶部
MSUにデータを書き込むのは正しいデータを反
映させておく為である。

記憶部MSUからのデータに、誤りが検出され
ない場合は、第３図の状態図において｜｜
となるため、再びデータチエツクDTC状態に入
力される。この場合、記憶部MSU内のアドレス
設定例を第４図に示し、アドレスをチエツクして
行く順序を第５図に示す。誤りが検出されないと
きは第５図Ａに示す順序となる。

若し、記憶部MSUからのデータについて誤り
が検出されると、その位置情報が第２図のレジス
タEBL２０８に設定され、またデータチエツク
回路DCH２０６から出ている経路SERにより、
パトロール制御回路PTLに対し誤りの検出され
たことを報告する。これ以後パトロール制御回路
PTLの状態は、第３図においてバーストチエツ
ク状態BST（ステツプ２）に移る。

バーストチエツク状態BST（ステツプ２）で
は、データチエツク状態DTC（ステツプ１）と同
様の動作で記憶部MSUにアクセスする。記憶部
からのデータに誤りが検出されると、誤りの位置
情報がレジスタEBL２０８の内容と比較され、
一致回路CIN２１０において一致と判断したとき
パトロール制御回路PTL２１２内においてバー
スト検出ビツトBST・DRT＝“１”と記憶して
おく。

以上の１アドレスのチエツクが完了すると、ア
ドレスは第４図の６４Ｂ方向アドレスと示す方向
に加算され、且つ第３図のバーストチエツク状態
BST（ステツプ２）に入力される。バーストチエ
ツク状態では4MBのアドレス領域を全てチエツ
クするが、パトロール制御回路PTL２１２内で
はアクセス回数を計数しており、その値によつて
バーストチエツク状態を終了し他の状態に移る
か、どうかを制御する。ここで第４図について説
明すると、〇付き数字がそれぞれ１つのメモリセ
ルを表している。第４図のメモリ構成において
と示すものが図面の奥行き方向（72ビツト）のデ
ータを示す。72ビツト中８ビツトはECC符号の
為に使われており、データは64ビツト（８バイ
ト）である。中央処理装置CPUは、１バイトに
１アドレスを附している。しかし実際のメモリの
読出し単位は８バイトである。従つてとは８
バイト×８で64バイト分のアドレス差があること
になり、よりの方向を64B方向と称する。ま
た4MB方向とは、図中の太線が１チツプのメモ
リで64kビツトの構成であり、とは、64バイ
ト×64k＝4Mバイトの差があるので、より
の方向を4MB方向と称する。第４図において、
64B方向と示す方向に見て各メモリセルは64B
（バイト）分ずつ離れたアドレスを有しているか
ら、当初のバーストチエツク状態でアクセスする
時、当初のメモリセルにアドレスを設定した以後
は64B方向に同一アドレス数を順次加算すること
で、64B方向の全メモリセルを容易にアクセスす
ることが出来る。また4MB方向に見た各メモリ
セルについてもアドレス関係は64B方向と同様に
なつている。一つのアドレスは72ビツトのデータ
から構成されている。そして図面の縦方向の各ア
ドレスの１ビツトずつが、１つのメモリ素子であ
る。前述したとおり図中では、太線で示した部分
である。

終了条件ENDが発生するときのアドレスは、
データチエツク状態DTCで誤りを検出したとき
のアドレスと同じである。このアドレスでは誤り
を再び検出しても無視する。終了条件ENDが発
生し、該状態での最後のアクセスが流れたとき
BST・DET＝“０”ならば、アドレスを4MB方
向に加算してデータチエツク状態DTCに移る。
このときのアドレス順序を第５図Ｂに示してい
る。若し、BST・DET＝“１”ならばアドレスを
64B方向に加算し待合状態WTに移る。待合状態
ではパトロール制御回路PTLからのサービスプ
ロセツサSVPに対し、4MBのアドレス領域内で
複数回の誤りを検出したことを報告すると。サー
ビスプロセツサはこの信号を受け取ると、レジス
タEBL２０８などの情報を分析することにより、
どの記憶部MSUのどの位置で誤り検出をしたか
を知り、その記憶部MSUのどのチツプを予備領
域に切り換えるかを指示する。

また、記憶部制御装置MCUに対して記憶部
MSUに再書込みし、誤り訂正することを指示す
る。パトロール制御回路PTLはこの指示を受け
取るとリリースゴー信号RLSGOの信号を発信
し、待合状態WT（第３図ステツプ３）からリリ
ース１状態RLS１（ステツプ４）に移る。

リリース１状態RLS１（ステツプ４）では、
データチエツク状態DTCと同様の動作で記憶部
MSUにアクセスし、同様にデータ訂正を行い、
バツフアメモリMCUBM２０１と記憶部MSUに
書込む。この場合アドレスは第５図における64B
方向に常に加算される。リリース１状態RLS１
からリリー２状態RLS２に移る。このときもア
ドレスは64B方向に加算される。

リリース１、リリース２状態では、前述したパ
トロールアクセスが行われる。前述したとおりパ
トロールアクセスでは、記憶部制御装置のバツフ
アメモリMCUBM２０１に該アドレスのデータ
が無かつた場合は、記憶部MSUからのデータを
ポートDRに入力し、データチエツク回路DCH２
０６、データ訂正回路CRT２１８を通じてバツ
フアメモリMCUBM２０１に書き込む。バツフ
アメモリMCUBM２０１が該アドレスのデータ
を有していた場合、前述の動作に加え、バツフア
メモリ内のデータをセレクタSEL２０２を経てポ
ートDR２０４に入力し、次にデータチエツク回
路DCH２０６、データ訂正回路CRT２１８を経
て誤りの無いデータとして記憶部に書き込む。し
たがつてリリース１としてリリース２で２回のパ
トロールアクセスを行う。リリース１の状態での
１回目のパトロールアクセスでは、主として記憶
部MSUのデータを訂正してバツフアメモリ
MCUBM２０１に書き込む動作が行われる。リ
リース２状態RLS２では、リリース１状態RLS
１と同様のパトロールアクセスを行うので、主と
してバツフアメモリMCUBMの内容を記憶部
MSUに書き込む。

リリース２状態RLS２でもバーストチエツク
状態BSTと同様にアクセス数により終了条件を
作成し状態を変える。終了条件が発生するとアド
レスは4BM方向に加算され、データチエツク状
態に移り、以後再び記憶部MSUデータのチエツ
クを行う。以上のアドレス順序を第５図Ｃに示し
ている。

上記の動作を第４図と第５図を照らし合わせて
説明する。

アドレス、、のように上記パトロールア
クセスをする。

エラー検出があつた場合は、検出したアドレス
でアドレス加算の方向が変わり、、…の
方向にアクセスして、前記エラーが検出された位
置と同じビツト位置にエラーがあるかどうかが、
検出される。

（この動作の詳しい説明は上述したとおりであ
る。ビツト位置はエラービツトロケーシヨン回路
EBL２０８に記憶されているので、一致回路
CUN２１０でビツト位置の一致が検出される。） 同じ位置にエラーがあつた時がバーストエラー
である。

バーストエラーが検出されたら、その素子（素
子は、、で表されるアドレスの縦方向の72
ビツトの内のどれか一つの素子）がサービスプロ
セツサSVPによつてリプレースされる。

次いで、本発明の特徴的なところであるリリー
スRLS１，RLS２の動作が行われる。

これは、単にパトロールアクセスを上記アドレ
ス、、…の方向に２回やつているだけであ
る。パトロールアクセスの動作は前述したとおり
である。

仮にリリースRLS１の時に、指定されたアド
レスのデータがバツフアMCUBM２０１に格能
されていないとすると、前述の定義通り、 「記憶部制御装置のバツフアメモリMCUBM
に該アドレスのデータが無かつた場合は、記憶部
MSUからのデータをポートDRに入力しデータチ
エツク回路DCH２０６、データ訂正回路CRT２
１８を通じてバツフアメモリMCUBMに書き込
む」動作を行う。したがつてエラーが訂正された
ものがバツフアに入ることになる。

次にこのデータはリリースRLS２の時にパト
ロールアクセスで前述したとおり、 「バツフアメモリMCUBMが該アドレスのデ
ータを有していた場合、前述の動作に加えバツフ
アメモリ内のデータをセレクタSEL２０２を経て
ポートDR２０４に入力し、次にデータチエツク
回路DCH２０６、データ訂正回路CRT２１８を
経て誤りの無いデータとして記憶部に書き込む」 動作がされる。したがつてパトロールアクセスを
２回行うとメモリを交替した後に、正しいデータ
が反映されることになる。従つて本発明ではバー
ストエラーを検出し、メモリを交替した後でのデ
ータ保証が、パトロールアクセス時と同じアクセ
スを２回行うことにより、簡単に行えるという効
果がある。また、同様なアクセスを行つているの
で、別々なアクセスを行う場合は、それ専用のア
アクセス制御や経路が必要となるのに対し、本発
明はその必要がない。

なお、メモリチツプ（１素子）の置換は１ビツ
ト分について行われる。バーストエラーチエツク
は、エラービツト位置を特定するために行われ、
64ビツト／アドレス（図中の72ビツトはECCコ
ード８ビツトを含む）の何ビツト目にエラーが生
じるかという意味である。例えば複数のアドレス
で何れも10ビツト目にエラーが生じたとすれば、
その10ビツト目を構成しているメモリチツプが故
障しているので、別のチツプと交換される。

第６図は第２図のパトロール制御回路PTLの
内部構成を示し、アクセス発生回路ACGと２個
のタイミング回路などからなつている。タイミン
グ回路は、２個のカウンタＵ−CTR、Ｌ−CTR
で形成され、Ｃ−UP０，CRY０はそれぞれカウ
ンタＵ−CTRのカウントアツプ信号とキヤリ信
号、Ｃ−UP１，CRY１はカウンタＬ−CTRの
カウントアツプ信号とキヤリイ信号を示す。ま
た、PAT−RQはアクセス発生回路ACGに対し
て第２図のポートPATにアクセスを出力するこ
とを指示する信号、PATC−INCはバーストチエ
ツクBST、リリース１RLS１、リリース２RLS
２のカウントアツプを指示する信号である。

データチエツク状態DTCでは、このアクセス
を少なくして中央処理装置CPU、及びチヤネル
CHPからのアクセスに与える影響を少なくした
いが、アクセス間隔を非常に大きくすることも出
来ず、適正な値を事前に決定しておくことは困難
である。そこで、カウンタＵ−CTRに対し任意
の値を初期値として設定することにより、任意の
アクセス間隔とすることが出来る。カウントアツ
プ信号Ｃ−UP１は“１”を設定しておくため、
カウンタＬ−CTRはクロツク毎にカウントアツ
プされ、キヤリCRY１が一定間隔で“１”とな
る。データチエツク状態DCTではカウンタＵ−
CTRのカウントアツプ信号Ｃ−UP０はキヤリ
CRY１が選択されており、カウンタＵ−CTRは
キヤリCR１によりカウントアツプされる。アク
セス指示信号PAT−RQにはキヤリCRY０が選
ばれており、キヤリ０が“１”のときPAT−RQ
は“１”となる。その時アクセス発生回路ACG
はアクセスを出力すると共に、カウンタＵ−
CTRに初期値を設定させる。したがつてPAT−
RQは初期値で定まる一定間隔で“１”となり、
アクセスすることになるから、初期値を変えれば
任意のアクセス間隔を得ることが出来る。次にバ
ーストチエツク状態、リリース１、リリース２状
態では検出された誤りに対する処理を早く行う必
要があるために、アクセス指示信号PAT−RQは
キヤリCRY１により発生するように選択器を切
換える。その結果アクセス間隔が短くなり、誤り
訂正は短時間で行われる。この時カウンタＵ−
CTRは使用しないので、このカウンタによりア
クセス数を計算する。バーストチエツク状態
BSTに入つたときカウンタＵ−CTRに“０”を
設定し、パイプラインＴ５からの信号によりアク
セスの流れたことが判ると、カウントアツプ指示
信号PAT−INCを“１”とし、カウントアツプ
を始める。そしてキヤリCRY０が発生したとき
が終了条件ENDであるから各状態の移動条件信
号に使用する。

以上、本発明の実施例について説明したが、本
実施例でのバツフアメモリMCUBMはストアイ
ン（スワツプ）方式のバツフアを想定して説明し
た。

リリース１を行うことにより、 (a) もともとパツフアに育つたデータについては
正しい値が記憶部MSUに戻され、 (b) バツフアに無かつたデータについては、正し
い値がバツフアに書き込まれる。

このままでも、後者の(b)のデータはスワツプ方
式のバツフアであるから、後刻記憶部MSUにム
ーブアウトされるので、リリース２をする必要が
無いように見えるが、本発明では、(a)、(b)の場合
に関係なく、リリース２を行う。

それはリリース１のみであると、(b)の場合のデ
ータがバツフアMCUBMから記憶部MSUにムー
ブアウトされる前に、再度パトロールアクセスさ
れた場合、そこで再度エラー検出され、バースト
チエツク、チツプ置換などの動作が行われてしま
うからである。また、(b)の場合のデータについて
は、記憶部MSU上で１ビツトエラー状態で放置
されることになり、２ビツトエラーになる可能性
があることから、リリース２を行つている。

(7) 発明の効果 以上詳細に説明したように、本発明によると、
パトロールアクセスと同様のアクセスを繰り返す
ことにより、エラー検出時にチツプを交換した場
合に簡単にデータの訂正が出来る。

【図面の簡単な説明】

第１図は本発明の実施例を示すシステム全体
図、第２図は第１図中の部分詳細説明図、第３図
は第２図の動作状態図、第４図は記憶部のアドレ
ス設定図、第５図はアクセス説明図、第６図は第
２図中のパトロール制御回路である。

Claims (1)

1. 【特許請求の範囲】 １ 記憶部と、それを制御する記憶部制御装置
   と、記憶部内データにビツトの誤りを検出した時
   誤りを訂正する訂正回路とを有する情報処理装置
   において、 パトロールアクセス発生回路と、前記パトロー
   ルアクセスによつて記憶部からアクセスされたデ
   ータのチエツク回路と、バツフアメモリとを具備
   し、 前記パトロールアクセス発生回路は、アクセス
   を行い、前記アクセスを行うアドレスのデータ
   が、前記バツフアメモリになかつた場合は、記憶
   部からのデータをデータチエツク回路、訂正回路
   を通じてバツフアメモリに書込み、且つバツフア
   メモリが該アドレスのデータを有していた場合
   は、記憶部をアクセスして読み出されたデータを
   データチエツク回路でチエツクし、訂正回路を通
   じてバツフアメモリに書込むと共にバツフアメモ
   リから読出されたデータを記憶部に書込むという
   アクセスを行い、 前記パトロールアクセス発生回路によるアクセ
   ス動作によつて前記データチエツク回路はデータ
   のワード内のエラー位置を検出し、予め決められ
   たメモリの交替単位内に複数のエラーが検出され
   た時は、前記メモリを交替し、その後に、前記パ
   トロールアクセス発生回路のアクセスを行うこと
   によつて、バツフアメモリを介して交替されたメ
   モリのデータを保証すること を特徴とする記憶部データの誤り訂正方式。