JPS5990958A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5990958A JPS5990958A JP57200552A JP20055282A JPS5990958A JP S5990958 A JPS5990958 A JP S5990958A JP 57200552 A JP57200552 A JP 57200552A JP 20055282 A JP20055282 A JP 20055282A JP S5990958 A JPS5990958 A JP S5990958A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- breakdown
- drain
- contact holes
- width direction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/257—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are characterised by top-view geometrical layouts, e.g. interdigitated, semi-circular, annular or L-shaped electrodes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係シ、特に出力トランジスタの保
護に関するものである。
護に関するものである。
ＭＩＳ電界効果型トランジスタのゲート電極は薄いゲー
ト絶縁膜を介して、半導体基板又はソース、ドレインの
拡散層と対向しており、ゲート電極もしくはドレイン電
極に耐圧以上のノイズ又は誤接続等による高電圧が印加
されると破壊される事がある。これらＭＩＳ電界効果型
トランジスタの破壊をもたらす代表的なモードには２つ
あり、第１には、プリント基板に組込まれる前に、靜市
。
ト絶縁膜を介して、半導体基板又はソース、ドレインの
拡散層と対向しており、ゲート電極もしくはドレイン電
極に耐圧以上のノイズ又は誤接続等による高電圧が印加
されると破壊される事がある。これらＭＩＳ電界効果型
トランジスタの破壊をもたらす代表的なモードには２つ
あり、第１には、プリント基板に組込まれる前に、靜市
。
気等により、１００〜２００■、１０〜２０ｎＳｅＣの
サージパルスが印加される場合、第２には２０〜３０Ｖ
の大容量電源に誤接続されるか、又は長時間のノイズが
印力［：される場合である。ゲート電極が直接外部に接
続されている場合の対卯は種々検討が加えられ抵抗と寄
生ＭＩＳ効果型トランジスタ効果を組合せる事で効果的
保霞がなされている。一方ドレイン、ソース電極が直接
外部に接続されている出力トランジスタでは２０〜３０
Ｖの電圧が外部から印）ＩＩＩさノアると、声いゲート
記・縁膜で電界が集中しブレークダウンが発生する。よ
って上記静電気のサージパルスが印加されると、ブレー
クダウン電圧でフラングし、又パルス幅も短かい為、発
熱を伴う小もなく破壊される事はない。しかし前記第２
の史合には、出力トランジスタのブレークダウン’＋ｔ
１−１ｔす」二の１１ｒ圧が長時間印加される事により
接合が発熱し、ゲート絶縁膜もしくは接合が破壊される
事があった。この対策として抵抗を挿入する方法は正常
時に流れる出力電流も制限する事になシ、採用する事が
できない。又寄生ＭＩＳ効果を利用した保護装置もその
閾値が、ブレークダウンと同等かそれ以上である為、効
果的な対策とはならない。よって従来のＭＩＳ電界効果
型半導体装『勾の出力トランジスタではブレークダウン
電圧以上の大容邦のノイズ又は誤接続に対する効果的対
策はなかった。
サージパルスが印加される場合、第２には２０〜３０Ｖ
の大容量電源に誤接続されるか、又は長時間のノイズが
印力［：される場合である。ゲート電極が直接外部に接
続されている場合の対卯は種々検討が加えられ抵抗と寄
生ＭＩＳ効果型トランジスタ効果を組合せる事で効果的
保霞がなされている。一方ドレイン、ソース電極が直接
外部に接続されている出力トランジスタでは２０〜３０
Ｖの電圧が外部から印）ＩＩＩさノアると、声いゲート
記・縁膜で電界が集中しブレークダウンが発生する。よ
って上記静電気のサージパルスが印加されると、ブレー
クダウン電圧でフラングし、又パルス幅も短かい為、発
熱を伴う小もなく破壊される事はない。しかし前記第２
の史合には、出力トランジスタのブレークダウン’＋ｔ
１−１ｔす」二の１１ｒ圧が長時間印加される事により
接合が発熱し、ゲート絶縁膜もしくは接合が破壊される
事があった。この対策として抵抗を挿入する方法は正常
時に流れる出力電流も制限する事になシ、採用する事が
できない。又寄生ＭＩＳ効果を利用した保護装置もその
閾値が、ブレークダウンと同等かそれ以上である為、効
果的な対策とはならない。よって従来のＭＩＳ電界効果
型半導体装『勾の出力トランジスタではブレークダウン
電圧以上の大容邦のノイズ又は誤接続に対する効果的対
策はなかった。
本発明の目的は、従来装置の出力トランジスタの中にブ
レークダウンによる破壊許容電流に差がある事に注目し
、出力トランジスタの形状に配慮を加える事により、ブ
レークダウンｉｌＴ、 ｎｉｔ、をトランジスタ全面に
分散させ、これにより、大きな破壊許容電流をもった出
力トランジスタを提供する小にある。
レークダウンによる破壊許容電流に差がある事に注目し
、出力トランジスタの形状に配慮を加える事により、ブ
レークダウンｉｌＴ、 ｎｉｔ、をトランジスタ全面に
分散させ、これにより、大きな破壊許容電流をもった出
力トランジスタを提供する小にある。
従来出力バッファの回路図は第１図に示される構成をも
つ場合が一般的である。第１図にオ？いて、１３．１４
が出力トランジスタであり、出力俯１１子１５を介して
装置外と接続される。以下説明の中ではＮチャンネルシ
リコンゲー）ＭＩＳ電界効牙：型トランジスタを例に曲
明し、ブレークダウン電圧以上が出力端子に印加された
場合の破壊の説明は第１図の出力トランジスタ１４に対
して行う。以下出力トランジスタでブレークダウン電圧
ｖ上が印加された場合、牝、流がどのように流れるか第
２同の断面略図によって説明する。
つ場合が一般的である。第１図にオ？いて、１３．１４
が出力トランジスタであり、出力俯１１子１５を介して
装置外と接続される。以下説明の中ではＮチャンネルシ
リコンゲー）ＭＩＳ電界効牙：型トランジスタを例に曲
明し、ブレークダウン電圧以上が出力端子に印加された
場合の破壊の説明は第１図の出力トランジスタ１４に対
して行う。以下出力トランジスタでブレークダウン電圧
ｖ上が印加された場合、牝、流がどのように流れるか第
２同の断面略図によって説明する。
まずドレイン２４にブレークダウン電圧以上のＭ、圧が
印加されるとゲート２３直下のドレイン拡散領域端近傍
で電界が集中しドレインからサブストレート（基板）２
１中にホールが注入される。
印加されるとゲート２３直下のドレイン拡散領域端近傍
で電界が集中しドレインからサブストレート（基板）２
１中にホールが注入される。
このホールの一部はサブストレート中でホール−エレク
トロン対を生じ、エレクトロンはドレインに吸収され、
ホールはサブストレート中で再結合するかソース２２、
サブストレートにドリフトし、吸収される。これらソー
ス、サブストレートに吸収されたホールが第３図のブレ
ークダウン電流−電圧特性の■に相嶺する市１流である
。更に多くのホールがブレークダウンによってサブスト
レート中に注入されるとソースがホールを吸収しきれな
くなり、ソース近傍のサブストレート電位が士昇し、つ
いにはソースからサブストレートへエレクトロンが注入
される様になシソースをエミッタ、サブストレートをベ
ース、ドレインをコレクタとするＮＰＮ寄生バイポーラ
トランジスタがオンし、第３図の■の電流が流れる様に
なシ、ブレークダウン電圧以下でも電流を流しつづける
様になる。
トロン対を生じ、エレクトロンはドレインに吸収され、
ホールはサブストレート中で再結合するかソース２２、
サブストレートにドリフトし、吸収される。これらソー
ス、サブストレートに吸収されたホールが第３図のブレ
ークダウン電流−電圧特性の■に相嶺する市１流である
。更に多くのホールがブレークダウンによってサブスト
レート中に注入されるとソースがホールを吸収しきれな
くなり、ソース近傍のサブストレート電位が士昇し、つ
いにはソースからサブストレートへエレクトロンが注入
される様になシソースをエミッタ、サブストレートをベ
ース、ドレインをコレクタとするＮＰＮ寄生バイポーラ
トランジスタがオンし、第３図の■の電流が流れる様に
なシ、ブレークダウン電圧以下でも電流を流しつづける
様になる。
■は上記寄生バイポーラトランジスタのオンする領域が
拡大する事によ、ｂ′Ｎ、流が増大する。■はブレーク
ダウンによる寄生バイポーラトランジスタ電流によって
ＭＩＳ電界効果型トランジスタが破壊された場合の特性
である。この様なブレークダウン雷１流を流す時の出力
トランジスタの等価回路は寄生バイポーラトランジスタ
を考慮すると第４図に示される様々ものである。寄生バ
イポーラトランジスタ４８はＭＩＳｉｉ界効果型トラン
ジスタ４９と並列して存在し、図中の抵抗４６、抵抗４
７はそれぞれドレイン電極４２ソース電栖４３から見た
等価抵抗であシ、配線、拡散層、コンタクトホール抵抗
によシ構成され、設計パラメータに大きく依存する。抵
抗４５はケースアイランドから見た等価抵抗であシ、半
導体基板の厚さ、比抵抗グイ固定のマウント材に依存す
る抵抗であシ、設計パラメータに依らない抵抗である。
拡大する事によ、ｂ′Ｎ、流が増大する。■はブレーク
ダウンによる寄生バイポーラトランジスタ電流によって
ＭＩＳ電界効果型トランジスタが破壊された場合の特性
である。この様なブレークダウン雷１流を流す時の出力
トランジスタの等価回路は寄生バイポーラトランジスタ
を考慮すると第４図に示される様々ものである。寄生バ
イポーラトランジスタ４８はＭＩＳｉｉ界効果型トラン
ジスタ４９と並列して存在し、図中の抵抗４６、抵抗４
７はそれぞれドレイン電極４２ソース電栖４３から見た
等価抵抗であシ、配線、拡散層、コンタクトホール抵抗
によシ構成され、設計パラメータに大きく依存する。抵
抗４５はケースアイランドから見た等価抵抗であシ、半
導体基板の厚さ、比抵抗グイ固定のマウント材に依存す
る抵抗であシ、設計パラメータに依らない抵抗である。
又半導体基板表面から考えるとすべてのトランジスタに
対して一定である。
対して一定である。
ここで従来から使用されブレークダウン発生時の破壊許
容電流が小さい出力トランジスタの構造例を示す。第５
図において、出力トランジスタのゲート電極５５の一方
にドレイン側配緑５１およびコンタクト５２が、他方に
ソース側配紳５４が配される。ここでは出力トランジス
タのソースと接地配線層５３の等価抵抗がトランジスタ
のＢ部分で大きくなっている。更にドレインと出力端子
５６を接続している配線層幅が細い為、ドレイン等価抵
抗も１３部分で大きくなっている。一方ドレイン１ｊｌ
ｌ Ａでは出力端子５６に近い位置にある為、Ｂのドレ
イン側よシその等価抵抗は小さい。又、Ａのソース側で
は幅広い接地配線５３に接続されている為Ｂのソース側
等価抵抗に比べ小さい。よってブレークダウン電流はＡ
部分に集中し、ラテラルバイポーラトランジスタがオン
し、これによシ発熱、接合破壊を生じる。本来単位チャ
ンネル幅の破壊電流容開は製造方法、構造によって決定
されている。しかし、従来例に示す様に単に、チャネル
幅を広げるだけでは、ブレークダウン電流が一部集中し
、小さな電流で破壊される。実際ＲｎとＲｓ 、寄生バ
イポーラトランジスタの電流増幅率がＭｉｓ）ランジス
タのチャンネル幅方向に均一であればチャンネル幅：Ｗ
＝５０μ のトランジスタあるにもかかわらすＡ ｊ：
’ｙ、点にブレークダウン電流が集中する事によシ２〜
３ｍＡ の電流で破壊される欠点があった。
容電流が小さい出力トランジスタの構造例を示す。第５
図において、出力トランジスタのゲート電極５５の一方
にドレイン側配緑５１およびコンタクト５２が、他方に
ソース側配紳５４が配される。ここでは出力トランジス
タのソースと接地配線層５３の等価抵抗がトランジスタ
のＢ部分で大きくなっている。更にドレインと出力端子
５６を接続している配線層幅が細い為、ドレイン等価抵
抗も１３部分で大きくなっている。一方ドレイン１ｊｌ
ｌ Ａでは出力端子５６に近い位置にある為、Ｂのドレ
イン側よシその等価抵抗は小さい。又、Ａのソース側で
は幅広い接地配線５３に接続されている為Ｂのソース側
等価抵抗に比べ小さい。よってブレークダウン電流はＡ
部分に集中し、ラテラルバイポーラトランジスタがオン
し、これによシ発熱、接合破壊を生じる。本来単位チャ
ンネル幅の破壊電流容開は製造方法、構造によって決定
されている。しかし、従来例に示す様に単に、チャネル
幅を広げるだけでは、ブレークダウン電流が一部集中し
、小さな電流で破壊される。実際ＲｎとＲｓ 、寄生バ
イポーラトランジスタの電流増幅率がＭｉｓ）ランジス
タのチャンネル幅方向に均一であればチャンネル幅：Ｗ
＝５０μ のトランジスタあるにもかかわらすＡ ｊ：
’ｙ、点にブレークダウン電流が集中する事によシ２〜
３ｍＡ の電流で破壊される欠点があった。
本発明は上記従来の出カドランジス゛りの欠点に鑑みな
されたものであシ、出力トランジスタチャンネル幅方向
に貝ってソース、ドレインと牝、泥液地間に必然的に付
加される等価抵抗ＲＤ、Ｒｓを一様に、又は巨視的に一
様にする事、更に寄生ラテラルバイポーラトランジスタ
の電流増幅率を一定にする為にＭ Ｉ Ｓ ）ランジス
タのチャンネル長をチャンネル幅方向に亘って一様にす
る事を特徴とする。
されたものであシ、出力トランジスタチャンネル幅方向
に貝ってソース、ドレインと牝、泥液地間に必然的に付
加される等価抵抗ＲＤ、Ｒｓを一様に、又は巨視的に一
様にする事、更に寄生ラテラルバイポーラトランジスタ
の電流増幅率を一定にする為にＭ Ｉ Ｓ ）ランジス
タのチャンネル長をチャンネル幅方向に亘って一様にす
る事を特徴とする。
上記対策によりブレークダウン時に流れる電流をチャン
ネル幅方向に一様に分散させ、部分的発熱を防止し、こ
れにより、破壊許容電流を飛躍的に増大させることが可
能となっている。
ネル幅方向に一様に分散させ、部分的発熱を防止し、こ
れにより、破壊許容電流を飛躍的に増大させることが可
能となっている。
以下本発明の内容を実施例記６図に基づき説明する。
まず出力端子６６から、その抵抗が無視できる配線６１
で出力トランジスタのチャンネル幅方向全域にコンタク
トホール６２を介してドレインとの接続を行う。ここで
コンタクトホール６２の形状は、チャンネル幅方向に細
長く開口されようと、又は本実施例の如く、小さなコン
タクトホールを一列に並べて開口しても、トランジスタ
チャンネル幅方向に亘ってその等価抵抗が一様になるも
のであれば良い。ソース配線６４も接地配線６３から引
き出され同様にコンタクトポールによってソースと接続
される。更にコンタクトホールはゲート下部にあるドレ
イン先端から一定の距離を有し、チャンネル幅方向に均
一に配賦する。とれにより■ＬＤは出力トランジスタ全
域に１って均一である。
で出力トランジスタのチャンネル幅方向全域にコンタク
トホール６２を介してドレインとの接続を行う。ここで
コンタクトホール６２の形状は、チャンネル幅方向に細
長く開口されようと、又は本実施例の如く、小さなコン
タクトホールを一列に並べて開口しても、トランジスタ
チャンネル幅方向に亘ってその等価抵抗が一様になるも
のであれば良い。ソース配線６４も接地配線６３から引
き出され同様にコンタクトポールによってソースと接続
される。更にコンタクトホールはゲート下部にあるドレ
イン先端から一定の距離を有し、チャンネル幅方向に均
一に配賦する。とれにより■ＬＤは出力トランジスタ全
域に１って均一である。
又、ゲート６５のチャンネル長は寄生パ・「ポーラトラ
ンジスタのベース、エミッタ間隔であり、電流増幅率を
決定するから一様にする。次にＲｎを構成する接地配線
６３、コンタクトホールも上記■もＤと同様に配置する
。
ンジスタのベース、エミッタ間隔であり、電流増幅率を
決定するから一様にする。次にＲｎを構成する接地配線
６３、コンタクトホールも上記■もＤと同様に配置する
。
上記説明した本実施例の出力トランジスタは、あるチャ
ンネル幅でみると、ｆ（、ｎ 、 ）Ｌｓ 、電流増幅
率が一定であるトランジスタの並列接続となっており、
従ってブレークダウン電流はＭ Ｉ Ｓ ）ランジスタ
チャンネル幅方向で一様に分散される。本実施例によれ
ばＷ＝１０００μ の出力トランジスタでその破壊許容
電流を１５０ｔｎＡ以上とする事ができた。
ンネル幅でみると、ｆ（、ｎ 、 ）Ｌｓ 、電流増幅
率が一定であるトランジスタの並列接続となっており、
従ってブレークダウン電流はＭ Ｉ Ｓ ）ランジスタ
チャンネル幅方向で一様に分散される。本実施例によれ
ばＷ＝１０００μ の出力トランジスタでその破壊許容
電流を１５０ｔｎＡ以上とする事ができた。
前記実施例性ＮチャンネルシリコンゲートＭ１８電界効
果トランジスタについて述べであるが、Ｐチャンネル、
相補型ＭＩＳｉｌ（界効朱トランジスタにも更にはゲー
ト市、極としてアルミ、白金シリケイト、タンタル等を
使用しても、本勉許の内容が適用できるのは明白である
。
果トランジスタについて述べであるが、Ｐチャンネル、
相補型ＭＩＳｉｌ（界効朱トランジスタにも更にはゲー
ト市、極としてアルミ、白金シリケイト、タンタル等を
使用しても、本勉許の内容が適用できるのは明白である
。
第１図は出力トランジスタの回路例を示す図、第２図は
ＭＩＳ）ランジスタを示す模式図、第３図はブレークダ
ウン時の電流電圧特性を示す図、第４図は寄生バイポー
ラトランジスタを含むＭＩＳ電界効果型トランジスタの
等価回路を示す図、第５図は従来の出力トランジスタ例
を示す図、第６図は本発明による出力トランジスタ例を
示す図である。 ５１・・・・・・出力トランジスタのドレ・イン９１１
１ 配＃’偽、５２・・・・・・セ、′」イｌ、ｊ ＋
、う１１線ｊｒ、：ｉコンタクト、５３・・・・・・１
；・ｊｌ！＋ Ｆｌｉ’郭１．５４・・・・・・出力ト
ランジスタのソース−Ｉｌ１１１配線、５５・・・・・
・出力トランジスタのゲート負ｊＦ、５６・・・・・・
出力端−子、６１・・・・・・出力！−シ〉′ジスタの
ドレイン１１１１内ｉ’ ｌ’］、６２・・・・・・ｔ
′１）を片べ【己か１１層コンタクト、６３・・・・・
・や°′、灯：ｔｊＵ’ｊＬ ６４・・・・・・出力ト
ランジスタのソースＦｌ ｌＩＩ、’箱１゜ ８１図 り３ 第７区 第３図 ＶＤ 第４図
ＭＩＳ）ランジスタを示す模式図、第３図はブレークダ
ウン時の電流電圧特性を示す図、第４図は寄生バイポー
ラトランジスタを含むＭＩＳ電界効果型トランジスタの
等価回路を示す図、第５図は従来の出力トランジスタ例
を示す図、第６図は本発明による出力トランジスタ例を
示す図である。 ５１・・・・・・出力トランジスタのドレ・イン９１１
１ 配＃’偽、５２・・・・・・セ、′」イｌ、ｊ ＋
、う１１線ｊｒ、：ｉコンタクト、５３・・・・・・１
；・ｊｌ！＋ Ｆｌｉ’郭１．５４・・・・・・出力ト
ランジスタのソース−Ｉｌ１１１配線、５５・・・・・
・出力トランジスタのゲート負ｊＦ、５６・・・・・・
出力端−子、６１・・・・・・出力！−シ〉′ジスタの
ドレイン１１１１内ｉ’ ｌ’］、６２・・・・・・ｔ
′１）を片べ【己か１１層コンタクト、６３・・・・・
・や°′、灯：ｔｊＵ’ｊＬ ６４・・・・・・出力ト
ランジスタのソースＦｌ ｌＩＩ、’箱１゜ ８１図 り３ 第７区 第３図 ＶＤ 第４図
Claims (1)
- 半導体基板上に形成された複数個のＭ１８電界効果型ト
ランジスタを含む半導体装置に於いて、該装置内にあり
外部と直接信号の授受を行うトランジスタのソース、ド
レイン領域へのコンタクトホールがゲート直下の拡散層
先端から一様の距割に配置され、かつチャンネル幅方向
に亘って万遍なく配置され外部との接続手段と前記コン
タクトホール間の抵抗がコンタクトホールの位置に依ら
ず一様又はその変化が無視できるように配線を配置し、
チャンネル長を実効的にほぼ一様にすることにより、ブ
レークダウン電流を巨視的にチャンネル幅方向一様に分
散させ、電流破壊容量を増大させたことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57200552A JPS5990958A (ja) | 1982-11-16 | 1982-11-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57200552A JPS5990958A (ja) | 1982-11-16 | 1982-11-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5990958A true JPS5990958A (ja) | 1984-05-25 |
Family
ID=16426203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57200552A Pending JPS5990958A (ja) | 1982-11-16 | 1982-11-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990958A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2606935A1 (fr) * | 1986-11-19 | 1988-05-20 | Samsung Semiconductor Tele | Dispositif semiconducteur a protection contre les claquages de jonction |
| US4907861A (en) * | 1985-04-23 | 1990-03-13 | Asahi Glass Company Ltd. | Thin film transistor, method of repairing the film transistor and display apparatus having the thin film transistor |
| EP0724296A3 (en) * | 1995-01-30 | 1996-11-13 | Nec Corp | Field effect transistor with comb-like electrode structure |
| US6598214B2 (en) * | 2000-12-21 | 2003-07-22 | Texas Instruments Incorporated | Design method and system for providing transistors with varying active region lengths |
| EP1973164A3 (en) * | 2007-03-21 | 2012-03-21 | Samsung Electronics Co., Ltd. | Thin film transistor and organic light emitting device including thin film transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627969A (en) * | 1979-08-17 | 1981-03-18 | Hitachi Ltd | Mos semiconductor device |
-
1982
- 1982-11-16 JP JP57200552A patent/JPS5990958A/ja active Pending
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| US6598214B2 (en) * | 2000-12-21 | 2003-07-22 | Texas Instruments Incorporated | Design method and system for providing transistors with varying active region lengths |
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