JPS5991739A - 自動等化器 - Google Patents

自動等化器

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Publication number
JPS5991739A
JPS5991739A JP20109982A JP20109982A JPS5991739A JP S5991739 A JPS5991739 A JP S5991739A JP 20109982 A JP20109982 A JP 20109982A JP 20109982 A JP20109982 A JP 20109982A JP S5991739 A JPS5991739 A JP S5991739A
Authority
JP
Japan
Prior art keywords
circuit
output
adder
capacitors
switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP20109982A
Other languages
English (en)
Inventor
Masatada Hata
畑 雅恭
Masaki Kobayashi
正樹 小林
Shigeru Ono
茂 小野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP20109982A priority Critical patent/JPS5991739A/ja
Publication of JPS5991739A publication Critical patent/JPS5991739A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/02—Details
    • H04B3/04—Control of transmission; Equalising
    • H04B3/14—Control of transmission; Equalising characterised by the equalising network used

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Filters And Equalizers (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、線路の伝送特性を線路状態に適応して自動的
に等化する自動等化器に関するものであ従来から多用さ
れてきた自動等化器の構成を第1図に示す。第1図にお
いて、lは信号入力端子、2は信号出力端子、3はタッ
プ伺遅延線、4はタップ重み係数、5は加算器、6は重
み係数を信号入力に適応して最適値に設定するだめの推
定制御部、2は加算器5の出力を判定し、この結果を推
定制御部6へ出力する識別判定部である。
信号入力端子1を伝播してきた波形歪を有する入力信号
は、タップ付遅延線3、タップ重み係数4を介して加算
器5で加算され識別判定部7へ送られる。推定制御部6
は識別判定部7の出力にもとづいて識別判定時刻nTに
おける入力信号の波形歪を最小にするように動作する。
タッグ付遅延線3の実現手法としては■L、Cよりなる
全域通過回路網を用いる方法、■アクティブフィルタを
用いる方法、■電荷転送素子(CCD)を用いる方法等
が公知である。■のり、Cよりなる全域通過回路網を用
いる方法および■のアクティブフィルタを用いる方法で
は、実現しうる周波数帯域に限界かあり、まだ回路の小
形化、LSI化が困菓1tであるという欠点、■の電荷
転送素子を用いる方法では電荷転送残による非線形歪が
大きく、捷だダイナミックレンジが広くとれないという
欠点があった。
タップ重み係数4の実現にはアナログ乗算器が用いられ
ている。タップ重み係数4の作用は推定制御部6の出力
とタップ付遅延線3の出力を乗算し、その乗算結果を加
算器5に出力することである。推定制御部6、タック0
伺遅延線3の出力はアナログ量であるから、推定制御部
6の出力とタッグ重」遅延線、7の出力を乗算するため
にはアナログ乗算器が必要とされる。アナログ乗算器は
非線形性であり、狭いダイナミックレンジであるために
高品質、高信頼度が必要とされる自動等止器の実現が困
難であった。
本発明はこれらの欠点を有するタップ付遅延線。
アナログ乗算器を必要としない自動等化器を提供するこ
とを目的とする。
本発明は複数のC,R1次回路網の出力の振幅を容量に
より分割し、その分割化を制御し、各々の制御後の出力
を加算することを特徴とする自動等化器であり、以下実
施例について説明する。
第2図は本発明の第1の実施例を示す構成図である。l
は信号入力端子、2は信号出力端子、5は加算器、7は
識別判定部、di + ti2+・・、dmはタッグ重
み係数、R、R/2 、・・・、 R/mは抵抗、Cl
2C,C’は容量、Sはスイッチである。スイッチSは
上記タップ重み係数d r (+ =1 + 2+・・
・、m)により制御器(図示していない。)を介して制
御されるが、第2図におけるスイッチの状態は一例であ
る。入力信号端子1からの入力信号は並列に接続されて
いるm組の回路網を通って加算器5の負入力端子に加わ
る。ここで−組の回路網は抵抗R1+容量2C3個、容
量C4個、タップ重み係数diで制御されるスイッチS
等から構成されている(ただし、l−1,2,・・・、
m)。識別判定部7は加算器5づ出力を判定し、タップ
重み係数ai、a2゜・・・、dm を出力する。該タ
ップ重み係数は識別判定部7の出力の波形歪が最小とな
るようスイ、2チSを制御する。
次に上記タップ重み係数dl r d2 +・・・、d
mのうちdlを例にとり第3図に従って説明する。第3
図は、第2図における信号入力端子lからタップ重み係
数dlで制御されるスイッチを経由して加算器5の負入
力端子に至る経路にある抵抗R2容量2C,容量C,ス
イッチS等からなるRC回路、加算器5および容量C′
に着目しこれを等価回路で表わしだものである。第3図
において加算器5の入力インピーダンスは充分低いから
Plr P2 + P3の各点から右側を見た容量は容
量2Cと同じ値となり、端子aにおける入力信号へは点
P1で九/2゜点P2で九/41点P3でυa//8と
なる。従って点P4およびP5から加算器5の方を見た
等価回路は第3図(b)のように書ける。第3図(b)
において、加算器5の出力υ8′は 九′−一(ハ+′−) x E−、(1)8C である。第3図(a)において点aから右を見た容量は
容量Cと同じ大きさであること、および(1)式か  
C dl−s・正のとき第3図(a)は第3図(c)に示す
等価回路のように書ける。
次に、第2図におけるスイッチSの制御につい尺 て等価アルゴリズムとして最大傾斜法を例によって第4
図に従って説明する。第4図は上記スイッチSの制御系
の説明図である。1は信号入力端子、2は信号出力端子
、5は加算器、7は識別判定部、8.8′は人力される
信号の符号を検出する符号検出器、9はN個の加算を行
う加算器、1oは乗算器、R、R/2 、 ・・・、R
//rrlは抵抗、Cは容量、d、 1d2.・・・、
dmはタッグ重み係数である。信号入力端子1から識別
判定部7に至るまでの回路群は、第2図における信号入
力端子Iかも識別判定部7に至るまでの回路群の等価回
路である。
アルゴリズムは式(2)で示される。
ここで、dl(y+1)は(ν+1)回目の重み係数の
値、d、 (1/)は(ν)回目の重み係数の値、en
は誤差信号、Plrnは信号入力端子1に続く抵抗R/
1.容量C・ からなるR、C回路の出力、Δは微小定
数+Sgnen\ はenの符号+ SgnP l + nはPI、nの符
号である(ただしi=1,2.・・・、m)。符号検出
器8は上記R,C回路の出力Pi、nの符号を検出しS
 g n P 1. nを出力する。
符号検出器8′は誤差信号enの符号を検出しSgne
nを出力する。上記Sgn P l + nおよびSg
nenの値は+1か−1であるから、式(2)の演規−
はデジタル演算によって実行する。加算器9は(Sgn
en)・(SgnPi、n)の値をN飼加算する。乗算
器10は該加算結果と微小定数−2Δとでディノタル乗
算を実行する。
該乗算をmビットの精度で実行するとすれば式(2)の
d′(v+1)はmビットのデソタル量となる。乗算器
10の出力をν回目のタップ重み係数d1(ν)に加算
することにより補正された(ν十1)回目のタップ(ν
+1) 重み係数di   が決定される。以上の演算を反復す
ることにより最適タップ重み係数d1optを得る。
スイッチSの制御は他のアルゴリズム(例えばZero
 Fareingアルゴリズム)についても適用可能で
ある。
第5図は第2図の実施例の効果を示す実験結果である。
伝送線路はベアーケーブル、送信信号は・ぐルス幅2.
511 secの弧立波である。第5図中破線は等価器
入力信号、実線は等止器出力信号である。
タップ重み係数等の諸元を第1表に示す。
第  1  表 第6図は本発明の第2の実施例であって巡回形構成の自
動等止器に適用したものであり、第1の実施例と同等の
効果を得る。第6図で示しだ第2の実施例は、第2図に
おいて信号入力端子lと加算器5の負入力端子の間に挿
入していた回路群を加算器5の負入力端子と出力端子の
間に挿入した点で第1の実施例と異なるが、タップ重み
係数制御アルゴリズムは第1の実施例の場合と同一であ
り式(2)で表わされる。
以上説明したように、本発明によればタップ付遅延線を
用いずに1次CR回路網を用いているだめに回路の小形
化、LSI化が容易であシ、また、デノタル制御系を用
いているため非線形性の問題がなくダイナミ、クレンソ
も広いので、小形で高品質、高信頼度が必要とされる自
動等化器を実現することができる。
【図面の簡単な説明】
第1図は従来の自動等化器を示す構成図、第2図は本発
明の第1の実施例を示す構成図、第3図はタップ重み係
数の説明図、第4図は制御系の説明図、第5図は第1の
実施例による孤立ieルスの応答を示す特性図、第6図
は本発明の第2の実施例を示す構成図である。 1・・・信号入力端子、2・・・信号出力端子、3・・
タップ付遅延線、4・・・タッグ重み係数、5・・加n
器、6・・・推定制御部、7・・・識別判定部、8,8
′・・・符号検出器、9・・・加算器、10・・・乗算
器特許出願人  沖電気工業株式会社 第3図 (CI) (b) r′ (C) 1 第6図 手続補正書(峠) ■ 事件の表示 昭和57年 特 許 願第201099号2発明の名称 自動等止器 3 補正をする者 事件との関係      特 許 出 願 人任 所(
〒105)  東京都港区虎ノ門1丁目7番12号4代
理人 住 所(〒105)  東京都港区虎ノ門1丁目7番1
2号6補正の内容 (1)  明細書第3貞第工1行目に「その分割化を制
御し」とあるのを「その分割比を制御し」と補正する。 (2)  同省第4頁第1行目に1スイツチの状態は」
とあるのを「スイッチの数量および状態は」と補正する
。 (3)同頁第17行目に「RC回路」とあるのを「C訊
回路」と補正する。 (4)同頁第19行〜第20行目に「加算器5の入力イ
ンピーダンスは充分低いから」とあるのを「加l?−器
5の負入力端子れL仮想接地端子であるから」と補正す
る。 (5)  同量第6頁第15行目に1上記R,C回路」
とあるのを「上記C,R回路」と袖iEする。 (6)  図面第3図(C)を別紙のとj−′−9補正
する。 第3図(c) 1 0工

Claims (1)

    【特許請求の範囲】
  1. 複数のC,RJ次回路網の出力の振幅を容量により分割
    し、その分割比を制御し、各々の制御後の出力を加算す
    ることを特徴とする自動等化器。
JP20109982A 1982-11-18 1982-11-18 自動等化器 Pending JPS5991739A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP20109982A JPS5991739A (ja) 1982-11-18 1982-11-18 自動等化器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20109982A JPS5991739A (ja) 1982-11-18 1982-11-18 自動等化器

Publications (1)

Publication Number Publication Date
JPS5991739A true JPS5991739A (ja) 1984-05-26

Family

ID=16435375

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20109982A Pending JPS5991739A (ja) 1982-11-18 1982-11-18 自動等化器

Country Status (1)

Country Link
JP (1) JPS5991739A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4897599A (en) * 1985-03-27 1990-01-30 Createc Gesellschaft Fur Elektrotechnik Mbh Signal processing device with a level adapter circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4897599A (en) * 1985-03-27 1990-01-30 Createc Gesellschaft Fur Elektrotechnik Mbh Signal processing device with a level adapter circuit

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