JPS5994842A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5994842A JPS5994842A JP57204757A JP20475782A JPS5994842A JP S5994842 A JPS5994842 A JP S5994842A JP 57204757 A JP57204757 A JP 57204757A JP 20475782 A JP20475782 A JP 20475782A JP S5994842 A JPS5994842 A JP S5994842A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- etching
- silicon
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0121—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves
- H10W10/0124—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves the regions having non-rectangular shapes, e.g. rounded
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかがり、とくに素子分
離用の埋設多結晶シリコン膜の形成方法に関する。
離用の埋設多結晶シリコン膜の形成方法に関する。
集積回路等の半導体装置の集積度を向上し、累子性能を
改善する方法として素子分離領域を、シリコン基板全選
択的に酸化して形成する方法や、シリコン基板を食刻し
孔を形成した後に、誘電体膜で該孔全埋設することによ
フ形成する方法が用いられている。特に後者は、前者に
比べて、素子分離・領域を小さくできる事や、結晶欠陥
の発生が少ない等の長所を有してす、ｐ将来技術として
太いに注目されている。しかし、製造方法としては、後
者は前者よりも難かしく、特に素子分離領域に大きな段
差が形成されやすい欠点を有すと共に、工程の再現性や
均一性が悪い欠点がある。これらを解決する方法として
種々の工程が検討されている。
改善する方法として素子分離領域を、シリコン基板全選
択的に酸化して形成する方法や、シリコン基板を食刻し
孔を形成した後に、誘電体膜で該孔全埋設することによ
フ形成する方法が用いられている。特に後者は、前者に
比べて、素子分離・領域を小さくできる事や、結晶欠陥
の発生が少ない等の長所を有してす、ｐ将来技術として
太いに注目されている。しかし、製造方法としては、後
者は前者よりも難かしく、特に素子分離領域に大きな段
差が形成されやすい欠点を有すと共に、工程の再現性や
均一性が悪い欠点がある。これらを解決する方法として
種々の工程が検討されている。
一例′ｆｒ第１図〜第４図により説明する。第１図はシ
リコン半導体基板１１表面にシリコン酸化膜１２（膜厚
的５０ＯＡ）及びシリコン窒化膜１３（膜厚的１１０Ｏ
Ａ） を形成した後に、フォトプロセス法を用いて、
部分的にシリコン窒化膜１３゜シリコン酸化膜１２及び
シリコン基板１１全順次エツチング除去し、基板表面に
所望の深さを有する孔１４全形成した後に、熱酸化法に
より該孔表面にシリコン酸化膜１５（約１０００λ）全
形成した所である。
リコン半導体基板１１表面にシリコン酸化膜１２（膜厚
的５０ＯＡ）及びシリコン窒化膜１３（膜厚的１１０Ｏ
Ａ） を形成した後に、フォトプロセス法を用いて、
部分的にシリコン窒化膜１３゜シリコン酸化膜１２及び
シリコン基板１１全順次エツチング除去し、基板表面に
所望の深さを有する孔１４全形成した後に、熱酸化法に
より該孔表面にシリコン酸化膜１５（約１０００λ）全
形成した所である。
次に′基板表面に多結晶シリコン膜１６を形成する。膜
厚は該孔１４の深さ程度とする。その後に。
厚は該孔１４の深さ程度とする。その後に。
フォトフロセスを用いて、フォトレジストパターン１７
を該孔１４と相似な形状で該膜上に位置する様に形成す
る（第２図）。次に、該フォトレジストヲマスクとして
等方性エツチング法により多結晶シリコン膜１６を除去
し、該孔１４内にのみ、多、浩晶シリコン膜を残す（８
３，４図）。これにより、該孔の多結晶シリコン膜によ
る埋設が完了するが、該孔１４のパターン幅りが広いと
、第３図に示す様に、埋設多結晶シリコン膜周辺に突起
が形成され、その後の工程において、フォトプロセスに
おけるパターン切れ不良や内部配線形成時の断）線等の
不良を生じる原因となる。この対策として、素子分離領
域のパターン幅Ｌｉ狭くする方法がある。多結晶シリコ
ン膜１６の膜厚の２倍よりも、パターン幅りを狭くすれ
ば、素子分離領域中央部は両側からエツチングされる事
となり、突起は比較的にゆるやかな形状となる。しかし
この方法を用いると、素子分離領域のパターン幅が、大
きく制限される為に内部配線の形成が難かしくなり、又
、配朦谷量の低減が難かしい欠点を有する事となる。
を該孔１４と相似な形状で該膜上に位置する様に形成す
る（第２図）。次に、該フォトレジストヲマスクとして
等方性エツチング法により多結晶シリコン膜１６を除去
し、該孔１４内にのみ、多、浩晶シリコン膜を残す（８
３，４図）。これにより、該孔の多結晶シリコン膜によ
る埋設が完了するが、該孔１４のパターン幅りが広いと
、第３図に示す様に、埋設多結晶シリコン膜周辺に突起
が形成され、その後の工程において、フォトプロセスに
おけるパターン切れ不良や内部配線形成時の断）線等の
不良を生じる原因となる。この対策として、素子分離領
域のパターン幅Ｌｉ狭くする方法がある。多結晶シリコ
ン膜１６の膜厚の２倍よりも、パターン幅りを狭くすれ
ば、素子分離領域中央部は両側からエツチングされる事
となり、突起は比較的にゆるやかな形状となる。しかし
この方法を用いると、素子分離領域のパターン幅が、大
きく制限される為に内部配線の形成が難かしくなり、又
、配朦谷量の低減が難かしい欠点を有する事となる。
本発明はかかる点を改善しようとするもので、前記素子
分離領域のパターン幅の制限を無くして、かつ、素子分
離領域の形状をなだらかな形状にする事にある。
分離領域のパターン幅の制限を無くして、かつ、素子分
離領域の形状をなだらかな形状にする事にある。
本発明によると、前記製造方法において、半導体基板表
面に多結晶シリコン膜を形成した後に、該膜上に、シリ
カ薄膜をスピン・コーティング法により形成し、次に、
フォトプロセスを用いて、該膜上にフォトレジストパタ
ーンを形成し、該レジスト膜全マスクとして多結晶シリ
コン膜を、シリカ膜の方が、エツチング速度が速いガス
条件の等方性プラズマエツチングにより、エツチング除
去する。これにより、素子分離領域のパターン幅全制限
する事無く、段差の少ないたとえば素子分離領域を形成
することが可能となる。新規な製造方法を提供するもの
である。
面に多結晶シリコン膜を形成した後に、該膜上に、シリ
カ薄膜をスピン・コーティング法により形成し、次に、
フォトプロセスを用いて、該膜上にフォトレジストパタ
ーンを形成し、該レジスト膜全マスクとして多結晶シリ
コン膜を、シリカ膜の方が、エツチング速度が速いガス
条件の等方性プラズマエツチングにより、エツチング除
去する。これにより、素子分離領域のパターン幅全制限
する事無く、段差の少ないたとえば素子分離領域を形成
することが可能となる。新規な製造方法を提供するもの
である。
次に笑施例により詳細に説明する。
シリコン基板上に多結晶シリコン膜全形成する工程迄は
従来の製造方法（第１．２図）と同一である。その次に
、シリカ薄膜１９をスピン・コーティング法により形成
する。シリカ濃度６％種度の溶液全回転数３００Ｏｒ、
ｐ、ｍで塗布すると、そ程度となる。その後、酸素雰囲
気中で熱処理葡行ない、シリカ膜の膜質を調整する。４
５０℃で６０分程度の熱処理が適当である。しかる後に
、該シリコン・エツチング孔１４上に相似に犬なるフォ
トレジストパターン１７を形成しく第５図）、該レジス
ト全マスクとして、シリカ膜１９及び多結晶シリコン膜
１６を同時にエツチングする。この時、エツチング方法
としては、等方性プラズマエツチングを使用し、真空度
０．４〜０．６Ｔｏｒｒで、エツチングガスとしてＣＦ
４＋０２ （５％）全使用すると、多結晶シリコン膜は
約０．６μｍ／ｒｎ ｉ ｎで、又、シリカ膜はその２
〜３倍の速度でエツチングされることとなる。その結果
、多結晶シリコン膜エツチング後の形状は、シリカ膜を
エツチングしながら横方向に早くエツチングが進行する
為に、第６図に示す様になめらかな、比較的に平担な形
状となる。この後にシリカ膜を除去することにより、素
子分離領域が形成されたこととなる。
従来の製造方法（第１．２図）と同一である。その次に
、シリカ薄膜１９をスピン・コーティング法により形成
する。シリカ濃度６％種度の溶液全回転数３００Ｏｒ、
ｐ、ｍで塗布すると、そ程度となる。その後、酸素雰囲
気中で熱処理葡行ない、シリカ膜の膜質を調整する。４
５０℃で６０分程度の熱処理が適当である。しかる後に
、該シリコン・エツチング孔１４上に相似に犬なるフォ
トレジストパターン１７を形成しく第５図）、該レジス
ト全マスクとして、シリカ膜１９及び多結晶シリコン膜
１６を同時にエツチングする。この時、エツチング方法
としては、等方性プラズマエツチングを使用し、真空度
０．４〜０．６Ｔｏｒｒで、エツチングガスとしてＣＦ
４＋０２ （５％）全使用すると、多結晶シリコン膜は
約０．６μｍ／ｒｎ ｉ ｎで、又、シリカ膜はその２
〜３倍の速度でエツチングされることとなる。その結果
、多結晶シリコン膜エツチング後の形状は、シリカ膜を
エツチングしながら横方向に早くエツチングが進行する
為に、第６図に示す様になめらかな、比較的に平担な形
状となる。この後にシリカ膜を除去することにより、素
子分離領域が形成されたこととなる。
以上、詳細に説明した様に本発明によると、シリコン基
板表面に素子分離用のシリコン・エツチング孔全形成し
た後に、孔表面に絶縁膜全形成し、その後に、基板表面
に該孔埋設用の多結晶シリコン膜全形成し、該、多結晶
シリコン膜上に、シリカ薄膜全スピン・コーティング法
により形成する。
板表面に素子分離用のシリコン・エツチング孔全形成し
た後に、孔表面に絶縁膜全形成し、その後に、基板表面
に該孔埋設用の多結晶シリコン膜全形成し、該、多結晶
シリコン膜上に、シリカ薄膜全スピン・コーティング法
により形成する。
その後に、該札止に、孔パターン形状と相似で犬なるフ
ォトレジストパターン全形成し、該フォトレジスト全マ
スクとして、多結晶シリコン；換よりもシリカ膜上より
速くエツチングするガス条件における等方性プラズマエ
ツチングにより、該シリカ膜及び多結晶シリコン膜全同
時にエツチング。
ォトレジストパターン全形成し、該フォトレジスト全マ
スクとして、多結晶シリコン；換よりもシリカ膜上より
速くエツチングするガス条件における等方性プラズマエ
ツチングにより、該シリカ膜及び多結晶シリコン膜全同
時にエツチング。
除去する。これにより、素子分離領域形成時に大きな、
急な段差が形成されず、かつ工程が容易で再現性にすぐ
れた誘電体素子分ｔｉｌｌ領域の形成が可能となり、し
いては集積度の向上や歩留向上が期待できる。
急な段差が形成されず、かつ工程が容易で再現性にすぐ
れた誘電体素子分ｔｉｌｌ領域の形成が可能となり、し
いては集積度の向上や歩留向上が期待できる。
第１図〜第４１閑に従来技術による製造方法を示す断面
図であり、第５図、第６図は本発明の実施例による素子
分離領域の製造方法の主たる工程の断面図である。 図中の記号は下記の事物を示す。 １１・・・・・・シリコン半導体基板、１２，１５・・
・・・・シリコン減化膜、１３・・・・・・シリコン窒
化膜、１４・・・・・・シリコン基板の開孔、１６・・
・・・・多結晶シリコン膜、１７・・・・・・フォトレ
ジスト膜、１８・・・・・・多結晶シリコン膜突起、１
９・・・・・・シリカ膜である。
図であり、第５図、第６図は本発明の実施例による素子
分離領域の製造方法の主たる工程の断面図である。 図中の記号は下記の事物を示す。 １１・・・・・・シリコン半導体基板、１２，１５・・
・・・・シリコン減化膜、１３・・・・・・シリコン窒
化膜、１４・・・・・・シリコン基板の開孔、１６・・
・・・・多結晶シリコン膜、１７・・・・・・フォトレ
ジスト膜、１８・・・・・・多結晶シリコン膜突起、１
９・・・・・・シリカ膜である。
Claims (1)
- シリコン半導体基板表面にシリコン酸化膜、シリコン窒
化膜の重膜を形成する工程と、該重膜上にフォトレジス
トパターンを形成する工程と、該レジストをマスクとし
、該重膜を食刻し、除去したる後に、再び該レジスト全
マスクとして露出したシリコン基板表面を食刻し、孔を
設ける工程と、該孔表面にシリコン酸化膜を形成した後
に、基板表面に多結晶シリコン膜を形成する工程と、該
シリコン膜上にシリカ薄膜をスピンコーティング法によ
り形成する工程と、該シリカ膜上に、ｂ１１記孔上に位
置し、孔と相似なフォトレジストパターンを形成する工
程と、該レジストノくターンをマスクとして、シリカ薄
膜及び多１結晶シリコン膜を同時に、多結晶シリコン膜
よ１もシリ゛力薄膜の方が食亥ｊ速度が速く、等方的に
食刻が進行するプラズマエツチング法を用いて食刻する
工程とを含むこと全特徴とするｌ半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57204757A JPS5994842A (ja) | 1982-11-22 | 1982-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57204757A JPS5994842A (ja) | 1982-11-22 | 1982-11-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994842A true JPS5994842A (ja) | 1984-05-31 |
Family
ID=16495838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57204757A Pending JPS5994842A (ja) | 1982-11-22 | 1982-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994842A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008107A (en) * | 1990-06-14 | 1999-12-28 | National Semiconductor Corporation | Method of planarizing integrated circuits with fully recessed isolation dielectric |
-
1982
- 1982-11-22 JP JP57204757A patent/JPS5994842A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008107A (en) * | 1990-06-14 | 1999-12-28 | National Semiconductor Corporation | Method of planarizing integrated circuits with fully recessed isolation dielectric |
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