JPS5994860A - 新形態リ−ド型半導体装置 - Google Patents
新形態リ−ド型半導体装置Info
- Publication number
- JPS5994860A JPS5994860A JP57204754A JP20475482A JPS5994860A JP S5994860 A JPS5994860 A JP S5994860A JP 57204754 A JP57204754 A JP 57204754A JP 20475482 A JP20475482 A JP 20475482A JP S5994860 A JPS5994860 A JP S5994860A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- lead
- type semiconductor
- lead type
- novel shape
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/306—Assembling printed circuits with electric components, e.g. with resistors with lead-in-hole components
- H05K3/308—Adaptations of leads
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は半導体装置に係シ、特に新形態ＩＪ−）゛を有
する半導体装置に関するＯ これまで半導体チップを封入するノくソケージは、外部
リードのピッチが半導体装置を搭載するフ゛リント基板
のリード孔ピッチと同じ寸法に設計されている。しかし
ながら最近は半導体チップの素子搭載数が増大し、その
チップ寸法は大きくなる一方である上に実装プリント基
板の方は、その半導体装置実装数を増大させる方向であ
る。従って半導体チップを封入するパッケージはその外
形寸法を小さくし且つチップ載置部を太きくしなけれは
対応できない。
する半導体装置に関するＯ これまで半導体チップを封入するノくソケージは、外部
リードのピッチが半導体装置を搭載するフ゛リント基板
のリード孔ピッチと同じ寸法に設計されている。しかし
ながら最近は半導体チップの素子搭載数が増大し、その
チップ寸法は大きくなる一方である上に実装プリント基
板の方は、その半導体装置実装数を増大させる方向であ
る。従って半導体チップを封入するパッケージはその外
形寸法を小さくし且つチップ載置部を太きくしなけれは
対応できない。
不発明は、リード配列を新構造として、前記欠点を除く
ものである。
ものである。
不発明の特徴は、パッケージ側面に沿って複数のリード
が互いに非平行状態で配列されており、かつこれらのリ
ード先端部は各々平行状態で配列されている半導体装置
にある。
が互いに非平行状態で配列されており、かつこれらのリ
ード先端部は各々平行状態で配列されている半導体装置
にある。
即ち、パッケージの封正論ではリードピッチは異ってい
ても、リード先端部では一定ピッチとなっているように
したものである〇 却下図面を用いて説明する。第１図は一般に使用されて
いる樹脂封止又は、ガラス封止タイプのリードフレーム
も平面図である。同図において、１はリードフレーム枠
、２は外部リード、３は内部リード、４はタイマウント
部である。第１図中で破線Ａ、Ｂ、Ｃ，Ｄで示されてい
る領域は、従来の樹脂封止又はガラス封止部である。こ
の封止領域で形成した半導体装置の側面図が第２図に示
しである。又、第１図において、一点鎖線ＥＴＧＨで示
されている領域を封止するものが不発明に適用する半導
体装置の封止例である。第３図にこの封止領域の半導体
装置側面図が示しである。
ても、リード先端部では一定ピッチとなっているように
したものである〇 却下図面を用いて説明する。第１図は一般に使用されて
いる樹脂封止又は、ガラス封止タイプのリードフレーム
も平面図である。同図において、１はリードフレーム枠
、２は外部リード、３は内部リード、４はタイマウント
部である。第１図中で破線Ａ、Ｂ、Ｃ，Ｄで示されてい
る領域は、従来の樹脂封止又はガラス封止部である。こ
の封止領域で形成した半導体装置の側面図が第２図に示
しである。又、第１図において、一点鎖線ＥＴＧＨで示
されている領域を封止するものが不発明に適用する半導
体装置の封止例である。第３図にこの封止領域の半導体
装置側面図が示しである。
第２図の従来例と、第３図の不発明例はいずれもリード
成形しであるが、これらにおいて明らかに異る点は、前
述のように、第３図例の封止領域は、第２図従来例よシ
も小さくなっているが、外部リードのピッチは同一であ
ることである。即ち、第２図従来例では、封止外形５よ
シ導出されているリード部６．６’、６”の間隔は外部
リード部２゜２′、２“の間隔と同一であるが、第３図
不発明例では封止外形５′より導出されているリード部
７．７’。
成形しであるが、これらにおいて明らかに異る点は、前
述のように、第３図例の封止領域は、第２図従来例よシ
も小さくなっているが、外部リードのピッチは同一であ
ることである。即ち、第２図従来例では、封止外形５よ
シ導出されているリード部６．６’、６”の間隔は外部
リード部２゜２′、２“の間隔と同一であるが、第３図
不発明例では封止外形５′より導出されているリード部
７．７’。
７Ｎ の間隔は各々異なっており月つ、外部リード部２
．２’、２“の間隔とも異なっている。しかし、第２図
と第３図の外部リード部２ 、２’ 、 ２“の間隔は
同一で且つ一定ピッチとなっている。
．２’、２“の間隔とも異なっている。しかし、第２図
と第３図の外部リード部２ 、２’ 、 ２“の間隔は
同一で且つ一定ピッチとなっている。
従って不発明例の方が従来例と比較しパッケージ外形寸
法が小さい公文、プリント基板実装面で有利となってい
る。第４図から第６図には不発明のリード成形例の立面
図が示しである。これらの図例から明らかなように、不
発明はデュアルインライン型、ミニフラット型、チップ
キャリヤ型のリード形成が適用できる。
法が小さい公文、プリント基板実装面で有利となってい
る。第４図から第６図には不発明のリード成形例の立面
図が示しである。これらの図例から明らかなように、不
発明はデュアルインライン型、ミニフラット型、チップ
キャリヤ型のリード形成が適用できる。
第７図には、セラミックサイドブレーズリード付き型チ
ップキャリヤの本発明適用例の側面図が示しである。同
図において、５′′は一般に９２％アルミナセラミック
が使用されておシ、８はタングステンメタライズ上の銀
銅ロー付は部を示している。２のリードは、一般にコー
パル又は４２合金が使用されている。不例の場合も、前
記不発明例と全く同様の効果を有する。
ップキャリヤの本発明適用例の側面図が示しである。同
図において、５′′は一般に９２％アルミナセラミック
が使用されておシ、８はタングステンメタライズ上の銀
銅ロー付は部を示している。２のリードは、一般にコー
パル又は４２合金が使用されている。不例の場合も、前
記不発明例と全く同様の効果を有する。
第８図は、不発明の特徴が更に効果を有する場合の不発
明適用例である。即ち、超ＬＳｆである６４キロビツト
ダイナミツクランタムアクセスメモリ（６４ＫＤＲＡＭ
） とか２５６キロビツトダイナミツクランダムアク
セスメモリ（２５６ＫＪ）ＲＡＭ）のように半導体素子
のセル配列から、ワイヤリングすべき電極パッド配列が
半導体チップの短辺側にしか配置出来ない半導体装置の
場合、パッケージのリード端子位置も、どうしても短辺
側に設けなければならない。
明適用例である。即ち、超ＬＳｆである６４キロビツト
ダイナミツクランタムアクセスメモリ（６４ＫＤＲＡＭ
） とか２５６キロビツトダイナミツクランダムアク
セスメモリ（２５６ＫＪ）ＲＡＭ）のように半導体素子
のセル配列から、ワイヤリングすべき電極パッド配列が
半導体チップの短辺側にしか配置出来ない半導体装置の
場合、パッケージのリード端子位置も、どうしても短辺
側に設けなければならない。
しかし、プリント基板の実装密度を向上させる為には、
パッケージの短辺側に丈外部リードが存在するのは極め
て不利で長辺側も含む４辺にあるいは長辺側のみの２辺
に外部リード端子がある万が有利である。
パッケージの短辺側に丈外部リードが存在するのは極め
て不利で長辺側も含む４辺にあるいは長辺側のみの２辺
に外部リード端子がある万が有利である。
従って、不発明の応用例である第８図の如くに短辺側か
らのリード内部配線部をバフケージ側面に沿って形成す
ることによシ、メモリパッケージは極めて小面積にする
ことが可能となった。
らのリード内部配線部をバフケージ側面に沿って形成す
ることによシ、メモリパッケージは極めて小面積にする
ことが可能となった。
第８図において５″′の封止外形を有するチップキャリ
ヤの封止部よシリード９ 、 ｇ Ｉ 、 ｇ ／／
、 ｇ ／／／ 、 ９ ／／／／が導出されているが
その間隔は一定ではないが、成形外部リード２／ 、
２／／ 、 ２／／／ 、 ２／／／／のリート間隔は
一定である。従って一定ピッチで設計されたプリント基
板への実装は問題なく出来る丈でなく、実装密度も上げ
ることが可能となった。
ヤの封止部よシリード９ 、 ｇ Ｉ 、 ｇ ／／
、 ｇ ／／／ 、 ９ ／／／／が導出されているが
その間隔は一定ではないが、成形外部リード２／ 、
２／／ 、 ２／／／ 、 ２／／／／のリート間隔は
一定である。従って一定ピッチで設計されたプリント基
板への実装は問題なく出来る丈でなく、実装密度も上げ
ることが可能となった。
以上のように不発明は、樹脂封止、ガラス封止、セラミ
ックパッケージに適用されるものであシ又、リード付パ
ッケージ丈で々くパッケージ基体上にメタライズで外部
リードを形成するリードレスパッケージにも適用できる
ことは明らかである。
ックパッケージに適用されるものであシ又、リード付パ
ッケージ丈で々くパッケージ基体上にメタライズで外部
リードを形成するリードレスパッケージにも適用できる
ことは明らかである。
第１図は半導体装置用リードフレームの平面図、第２図
は、従来の半導体装置の側面図、第３図乃至第８図は各
々不発明実施例の半導体装置の側面図である。 なお図において、１・−リードフレーム枠、２゜ｔ２／
、 ２／／ 、 ｒ２／／／ 、 ｔ２／／／／
・・・外部リード、３・ 内部リード、４ ダイマ
ウント部、５ 、５ ／ 、 ５ ／／ 、 ５ ／／
／封止部、８ メタライズロー付は部、である。 代理人 弁理士 内 原 晋 ４ 篤 ／ ワ 篤 ３図 箭 ４ 図 ％５醪
は、従来の半導体装置の側面図、第３図乃至第８図は各
々不発明実施例の半導体装置の側面図である。 なお図において、１・−リードフレーム枠、２゜ｔ２／
、 ２／／ 、 ｒ２／／／ 、 ｔ２／／／／
・・・外部リード、３・ 内部リード、４ ダイマ
ウント部、５ 、５ ／ 、 ５ ／／ 、 ５ ／／
／封止部、８ メタライズロー付は部、である。 代理人 弁理士 内 原 晋 ４ 篤 ／ ワ 篤 ３図 箭 ４ 図 ％５醪
Claims (1)
- パッケージ側面に沿って複数のリードが互いに非平行状
態で配列されておシ、かつ該ＩＪ −）”先端部は各々
平行状態で配列されていることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57204754A JPS5994860A (ja) | 1982-11-22 | 1982-11-22 | 新形態リ−ド型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57204754A JPS5994860A (ja) | 1982-11-22 | 1982-11-22 | 新形態リ−ド型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994860A true JPS5994860A (ja) | 1984-05-31 |
Family
ID=16495783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57204754A Pending JPS5994860A (ja) | 1982-11-22 | 1982-11-22 | 新形態リ−ド型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994860A (ja) |
-
1982
- 1982-11-22 JP JP57204754A patent/JPS5994860A/ja active Pending
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