JPS5994876A - Ｍｉｓ半導体装置の製造方法 - Google Patents
Ｍｉｓ半導体装置の製造方法Info
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- JPS5994876A JPS5994876A JP57205669A JP20566982A JPS5994876A JP S5994876 A JPS5994876 A JP S5994876A JP 57205669 A JP57205669 A JP 57205669A JP 20566982 A JP20566982 A JP 20566982A JP S5994876 A JPS5994876 A JP S5994876A
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- oxide film
- manufacturing
- semiconductor device
- film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＩＳ半導体装置の製造方法に関する。
ＭＯＳトランジスタの微細化の進歩はＬＳＩの大容量化
、高集積化に伴い、増々テンポを速め、現在開発の中心
となっているＭＯＳ）ランノスタの実効チャネル長は既
にサブミクロンの領域に入っている。また、ＶＬＳＩデ
バイスに現在適用されているＭＯＳトランジスタにおい
てもその実効チャネル長は２μｍを切９．１．５〜１．
７μｍとなっている。こうした動向に伴い、ンヨートチ
ャネル効果の問題、ホットエレクトロンによる信頼性の
低下の問題、微細加工に伴う加工パラツキの問題等解決
すべき多くの問題が現われてきている。
、高集積化に伴い、増々テンポを速め、現在開発の中心
となっているＭＯＳ）ランノスタの実効チャネル長は既
にサブミクロンの領域に入っている。また、ＶＬＳＩデ
バイスに現在適用されているＭＯＳトランジスタにおい
てもその実効チャネル長は２μｍを切９．１．５〜１．
７μｍとなっている。こうした動向に伴い、ンヨートチ
ャネル効果の問題、ホットエレクトロンによる信頼性の
低下の問題、微細加工に伴う加工パラツキの問題等解決
すべき多くの問題が現われてきている。
しかし、メモリーデバイスの大容量化に見られるように
２５６ ｋｂｉｔ ＤＲＡＭからＩ Ｍ ｂｉｔＤＲＡ
Ｍへ、また６ ４ ｋｂｉｔｓＲＭ から２５６ ｋｂ
ｉｔ ＳＲＡＭへと２〜３年で４倍のベースで技術開発
が進められ、上記多種多様な問題に対し、その解決策が
提案されている。
２５６ ｋｂｉｔ ＤＲＡＭからＩ Ｍ ｂｉｔＤＲＡ
Ｍへ、また６ ４ ｋｂｉｔｓＲＭ から２５６ ｋｂ
ｉｔ ＳＲＡＭへと２〜３年で４倍のベースで技術開発
が進められ、上記多種多様な問題に対し、その解決策が
提案されている。
ところで、ショートチャネル効果はソース。
ト９レイン間の間隔が短かくなるにつれてドレイン電圧
による空乏層がソース領域に近づき、チャネル領域の表
面電位が低下し、しきい値電圧（Ｖｔ ｈ ）が低下し
ていく現象である。その結果、ケ゛−ト電圧によるドレ
イン電流の制御性が悪化するとともに、Ｖｔｈの変動が
大きくなυ、デバイス性能を著しく低下させる。更に、
ドレインの空乏層がソース領域に近づくことにより、ド
レイン近傍のチャネル領域の電界強度が著しく増加し、
ドレイン電流によりホットエレクトロンの発生やインパ
クトーアイオニゼーンヨンによる電子・正孔対の発生を
顕著にし、ケ゛−ト電流・基板電流が増加する。また、
ケ゛−ト酸化膜中にトラツノされたホットエレクトロン
によシＶｔｈの経時変化を招き、信頼性が不安定となる
。
による空乏層がソース領域に近づき、チャネル領域の表
面電位が低下し、しきい値電圧（Ｖｔ ｈ ）が低下し
ていく現象である。その結果、ケ゛−ト電圧によるドレ
イン電流の制御性が悪化するとともに、Ｖｔｈの変動が
大きくなυ、デバイス性能を著しく低下させる。更に、
ドレインの空乏層がソース領域に近づくことにより、ド
レイン近傍のチャネル領域の電界強度が著しく増加し、
ドレイン電流によりホットエレクトロンの発生やインパ
クトーアイオニゼーンヨンによる電子・正孔対の発生を
顕著にし、ケ゛−ト電流・基板電流が増加する。また、
ケ゛−ト酸化膜中にトラツノされたホットエレクトロン
によシＶｔｈの経時変化を招き、信頼性が不安定となる
。
こうしたショートチャネル効果を防止するために、チャ
ネル領域の不純物（φ度を最適化し、空乏層の伸びを抑
える方法が一般的に行なわれ、実効チャネル長が１，５
〜２，０μｍ程度ならば５Ｖのドレイン電圧に対して有
効な防止策と考えられ、デバイスに適用されている。し
かし、実効チャネル長が１．５μｍ以下になるとドレイ
ン電圧を低減することが必要となる。
ネル領域の不純物（φ度を最適化し、空乏層の伸びを抑
える方法が一般的に行なわれ、実効チャネル長が１，５
〜２，０μｍ程度ならば５Ｖのドレイン電圧に対して有
効な防止策と考えられ、デバイスに適用されている。し
かし、実効チャネル長が１．５μｍ以下になるとドレイ
ン電圧を低減することが必要となる。
一方、凹ＭＯ８構造又はＶＭＯ８措造のトランジスタに
見られるように構造的に実効チャネル長を長くする試み
もある。これらの楊迭のトランジスタは例えば以下のよ
うな方法により製造されている。
見られるように構造的に実効チャネル長を長くする試み
もある。これらの楊迭のトランジスタは例えば以下のよ
うな方法により製造されている。
まず、第１導な型の半導体基板のフィールド酸化膜で分
離された素子領域の全域に第２導電型の不純物を拡散さ
せ、第２導電型不純物領域を形成する。次に、前記素子
領域の所望位置を前記不純物領域の接合深さよりも深く
エツチングして、前記不純物領域をソース、ドレイン領
域に分離するとともにこれらソース、ドレイン領域間に
凹溝又はＶ溝からなるチャネル領域を形成する。次いで
、凹溝又はＶ ？＋Ｓ上にケ゛−ト酸化膜を介して多結
晶ンリコン又は金属シリサイドからなるケ゛−ト電極を
形成する。つづいて、全面にＣＶＤ−３ｉＣｈ膜を堆積
した後、コンタクトホールを開孔し、更に全面に配線金
属を堆積し、・ぐターニングして配線を形成する。まだ
、別の配線形成工程としてはｒ−）電極を形成した後、
熱酸化処理してダート電極周囲に厚い酸化膜を、前記ソ
ース、ドレイン領域表面に薄い酸化膜を夫々形成し、ソ
ース、ドレイン領域表面の薄い酸化膜のみをエツチング
除去してコンタクトホールをダート電極に対してセルフ
ァラインで形成し、更に配線金属を堆積し、パターニン
グして配線を形成する手法も採用されている。
離された素子領域の全域に第２導電型の不純物を拡散さ
せ、第２導電型不純物領域を形成する。次に、前記素子
領域の所望位置を前記不純物領域の接合深さよりも深く
エツチングして、前記不純物領域をソース、ドレイン領
域に分離するとともにこれらソース、ドレイン領域間に
凹溝又はＶ溝からなるチャネル領域を形成する。次いで
、凹溝又はＶ ？＋Ｓ上にケ゛−ト酸化膜を介して多結
晶ンリコン又は金属シリサイドからなるケ゛−ト電極を
形成する。つづいて、全面にＣＶＤ−３ｉＣｈ膜を堆積
した後、コンタクトホールを開孔し、更に全面に配線金
属を堆積し、・ぐターニングして配線を形成する。まだ
、別の配線形成工程としてはｒ−）電極を形成した後、
熱酸化処理してダート電極周囲に厚い酸化膜を、前記ソ
ース、ドレイン領域表面に薄い酸化膜を夫々形成し、ソ
ース、ドレイン領域表面の薄い酸化膜のみをエツチング
除去してコンタクトホールをダート電極に対してセルフ
ァラインで形成し、更に配線金属を堆積し、パターニン
グして配線を形成する手法も採用されている。
上述した方法により製造された凹〜１ｏ ｓ ｔｆり造
又はＶＭＯ８構造のトランジス°りは実効チャネル長が
長くなるので、ショートチャネル効果を防止でき、かつ
溝の水平用ＰＲは短かくてすむのでダート電極の部分を
平面的に微細化することができる。
又はＶＭＯ８構造のトランジス°りは実効チャネル長が
長くなるので、ショートチャネル効果を防止でき、かつ
溝の水平用ＰＲは短かくてすむのでダート電極の部分を
平面的に微細化することができる。
しかし、上述した方法では凹溝又は” ＴＦ）を不純物
領域の接合深さ以上に深くエツチングして形成しなけれ
ばならないノヒめ、サイドエツチング等の影響により実
効チャネル長の制御性が悪くガる。、また、凹溝又はＶ
溝が深いことからダート電極近傍の表面の凹凸が大きく
、平坦性が悪い。また、配線を形成する際に層間絶縁膜
としてＣｖＤ−８ｉｎ、、膜を用いた場合、写真蝕刻法
によりコンタクトホールな開孔するので、マスク合せ余
裕を必要とし、ソース、ドレイン領域の微細化が困難と
なり、しかも接合容量も大きいため高速化に不利である
。一方、配線を形成する際に熱酸化した後、ソース、ド
レイン領域表面の薄い酸化膜のみをエツチングしてコン
タクトホールを形成し、更に配線を形成するという手法
を採用した場合、ダート電極端部の酸化膜が薄くなるた
め配線によってダート電極とン・−ス。
領域の接合深さ以上に深くエツチングして形成しなけれ
ばならないノヒめ、サイドエツチング等の影響により実
効チャネル長の制御性が悪くガる。、また、凹溝又はＶ
溝が深いことからダート電極近傍の表面の凹凸が大きく
、平坦性が悪い。また、配線を形成する際に層間絶縁膜
としてＣｖＤ−８ｉｎ、、膜を用いた場合、写真蝕刻法
によりコンタクトホールな開孔するので、マスク合せ余
裕を必要とし、ソース、ドレイン領域の微細化が困難と
なり、しかも接合容量も大きいため高速化に不利である
。一方、配線を形成する際に熱酸化した後、ソース、ド
レイン領域表面の薄い酸化膜のみをエツチングしてコン
タクトホールを形成し、更に配線を形成するという手法
を採用した場合、ダート電極端部の酸化膜が薄くなるた
め配線によってダート電極とン・−ス。
ドレイン領域とが短絡してしまうおそれがある。
本発明は上記事情に鑑みてなされたものであり、微細で
平坦性がよく、かつ高速化したＴＩ／ＩＩＳ半導体装置
を短絡等の不良を発生させずに制御性よく製造し得る方
法を提供しようとするものである。
平坦性がよく、かつ高速化したＴＩ／ＩＩＳ半導体装置
を短絡等の不良を発生させずに制御性よく製造し得る方
法を提供しようとするものである。
本発明のＭＩ８半導体装置の製造方法は、まず、第１導
電型の半導体基板を電気的に分離して形成された島状の
素子領域のチャネル領域予定部上に酸化膜を介してマス
ク材・ゼターンを形成した後、このマスク材・ぞターン
をマスクとしてソース、ドレイン領域予定部に第２４電
型の不純物をイオン注入する。次に、前記マスク材・母
ターンを除去した後、ソース、ドレイン領域予定部表面
を直接窒化して窒化膜を形成するとともに前記イオン注
入された不純物を活性化して第２導電型のソース、ドレ
イン領域を形成する。つづいて、前記酸化膜を除去し、
更に露出したチャネル領域予定部の基板をエツチングし
て凹溝を形成する。つづいて、該凹竹表面にケ゛−ト絶
縁膜を形成し、全面にゲート′電極材料を堆積した後、
・やターニングしてダート電ｔ”Ｘ ’ｆ影形成る。最
後に、該ダート電極表面に酸化膜を形成した後、該酸化
膜をマスクとしてソース。
電型の半導体基板を電気的に分離して形成された島状の
素子領域のチャネル領域予定部上に酸化膜を介してマス
ク材・ゼターンを形成した後、このマスク材・ぞターン
をマスクとしてソース、ドレイン領域予定部に第２４電
型の不純物をイオン注入する。次に、前記マスク材・母
ターンを除去した後、ソース、ドレイン領域予定部表面
を直接窒化して窒化膜を形成するとともに前記イオン注
入された不純物を活性化して第２導電型のソース、ドレ
イン領域を形成する。つづいて、前記酸化膜を除去し、
更に露出したチャネル領域予定部の基板をエツチングし
て凹溝を形成する。つづいて、該凹竹表面にケ゛−ト絶
縁膜を形成し、全面にゲート′電極材料を堆積した後、
・やターニングしてダート電ｔ”Ｘ ’ｆ影形成る。最
後に、該ダート電極表面に酸化膜を形成した後、該酸化
膜をマスクとしてソース。
ドレイン領域上の窒化膜を除去してコンタクトホールを
形成し、更に配線を形成するものである。
形成し、更に配線を形成するものである。
本発明方法によれば、凹溝の深さはソース。
ドレイン領域の接合深さよりも浅くてよいので、実効チ
ャネル長を制御し易く、表面の平坦性もよくなる。寸だ
、配線形成時にケ゛−ド電極表面の酸化膜をマスクとし
てソース、ドレイン領域表面の窒化膜を除去することに
よりセルファラインでコンタクトホールを開孔すること
ができ、写真蝕刻工程が入らないのでソース、ドレイン
領域の微細化ができる。まだ、ケ“−計電極の端部にお
いても十分な厚さの曲ｌ化膜が存在しているので１．ｙ
）−トｉ極とソース、ドレイン領域間の短絡等の不良は
生じない。
ャネル長を制御し易く、表面の平坦性もよくなる。寸だ
、配線形成時にケ゛−ド電極表面の酸化膜をマスクとし
てソース、ドレイン領域表面の窒化膜を除去することに
よりセルファラインでコンタクトホールを開孔すること
ができ、写真蝕刻工程が入らないのでソース、ドレイン
領域の微細化ができる。まだ、ケ“−計電極の端部にお
いても十分な厚さの曲ｌ化膜が存在しているので１．ｙ
）−トｉ極とソース、ドレイン領域間の短絡等の不良は
生じない。
以下、本発明の実施例を第１図（ａ）〜（ｇ）及び第２
図を参照して説明する。
図を参照して説明する。
まず、Ｐ型ンリコン基板１に選択酸化法によシフイール
ド酸化膜２を形成した後、このフィールド酸化膜２によ
って囲まれた島状の素子領域表面に厚さ約５ｏｏｉの酸
化膜３を形成した（第１図（ａ）図示）。
ド酸化膜２を形成した後、このフィールド酸化膜２によ
って囲まれた島状の素子領域表面に厚さ約５ｏｏｉの酸
化膜３を形成した（第１図（ａ）図示）。
次に、チャネル領域予定部上にホトレジスト・♀ターン
４を形成し、該ホトレソストパターン４をマスクとして
前記酸化膜３をエツチング除去し、酸化膜・ぐターン３
′を形成した。つづいて、前記ホトレジストパターン４
をマスクとしてソース、ドレイン領域予定部にＡｓ
を加速エネルギー４０ｋｅＶ、 ドーズｔ ２ Ｘ
１０１５ｃｒｎ の条件でイオン注入した（同図（ｂ
）図示）。
４を形成し、該ホトレソストパターン４をマスクとして
前記酸化膜３をエツチング除去し、酸化膜・ぐターン３
′を形成した。つづいて、前記ホトレジストパターン４
をマスクとしてソース、ドレイン領域予定部にＡｓ
を加速エネルギー４０ｋｅＶ、 ドーズｔ ２ Ｘ
１０１５ｃｒｎ の条件でイオン注入した（同図（ｂ
）図示）。
次いで、前記ホトレジストツヤターン４を除去し、クリ
ーニングした後、ＮＨ３，ｆス中にて１０００℃で２０
分間窒化処理し、露出したソース、ドレイン領域予定部
表面に厚さ３０〜５０にのシリコン窒化膜５を形成した
。この際、前記酸化膜パターン３′上にはシリコン窒化
膜はほとんど成長しない。まだ、前記Ａｓイオン注入層
が電気的に活性化してｎ型ソース、ドレイン領域６゜７
が形成された（同図（ｃ）図示）。
ーニングした後、ＮＨ３，ｆス中にて１０００℃で２０
分間窒化処理し、露出したソース、ドレイン領域予定部
表面に厚さ３０〜５０にのシリコン窒化膜５を形成した
。この際、前記酸化膜パターン３′上にはシリコン窒化
膜はほとんど成長しない。まだ、前記Ａｓイオン注入層
が電気的に活性化してｎ型ソース、ドレイン領域６゜７
が形成された（同図（ｃ）図示）。
次いで、前記酸化膜パターン３′をエツチング除去した
後、露出したチャネル領域予定部をＫＯＩ（系の溶液を
用いて０．３μｍの深さまでエツチングした。この際、
ＫＯＨ系溶液は（１００）面に対するエツチングスピー
ドが（１１１）而と比較して約１０倍速いため、（ｌ１
１）面を側壁とする凹溝８が形成された。また、この凹
溝８の深さは前記ｎ＋型ソース、ドレイン領域６，７の
ｘｊを考慮してトランジスタ特性に応じて自由に選ぶこ
とができる（同図（ｄ）図示）。同図（ｄ）は訂型ソー
ス、ドレイン領域６，７のＸｊが最終的に約０．３μｍ
になることを想定して、凹溝８の深さをこれと略同−の
深さ０３μｍとした場合を示している。
後、露出したチャネル領域予定部をＫＯＩ（系の溶液を
用いて０．３μｍの深さまでエツチングした。この際、
ＫＯＨ系溶液は（１００）面に対するエツチングスピー
ドが（１１１）而と比較して約１０倍速いため、（ｌ１
１）面を側壁とする凹溝８が形成された。また、この凹
溝８の深さは前記ｎ＋型ソース、ドレイン領域６，７の
ｘｊを考慮してトランジスタ特性に応じて自由に選ぶこ
とができる（同図（ｄ）図示）。同図（ｄ）は訂型ソー
ス、ドレイン領域６，７のＸｊが最終的に約０．３μｍ
になることを想定して、凹溝８の深さをこれと略同−の
深さ０３μｍとした場合を示している。
次いで、前記シリコン窒化膜５を耐酸化性マスクとして
熱酸化処理を行ない、前記凹ｎ８表面にケ゛−ト絶縁膜
となる厚さ約１００Ｘの熱酸化膜９を形成した後、全面
に厚さ約３０００えのリンドーグ多結晶シリコン膜１０
を堆積した（同図（ｅ）図示）。
熱酸化処理を行ない、前記凹ｎ８表面にケ゛−ト絶縁膜
となる厚さ約１００Ｘの熱酸化膜９を形成した後、全面
に厚さ約３０００えのリンドーグ多結晶シリコン膜１０
を堆積した（同図（ｅ）図示）。
次いで、前記多結晶シリコン膜１０を・ぐターニングし
てｒ−ト電極１ノを形成した。つづい−’（１，９００
上程度の比較的低温において熱酸化処理して、ダート電
極１１表面にのみ厚い熱酸化膜１２を形成した。この際
、ｎ型ソース、ドレイン領域６．７の表面にはシリコン
窒化膜５が形成されているため、熱酸化膜は成長しない
（同図（ｆ）図示）。
てｒ−ト電極１ノを形成した。つづい−’（１，９００
上程度の比較的低温において熱酸化処理して、ダート電
極１１表面にのみ厚い熱酸化膜１２を形成した。この際
、ｎ型ソース、ドレイン領域６．７の表面にはシリコン
窒化膜５が形成されているため、熱酸化膜は成長しない
（同図（ｆ）図示）。
次いで、前記ｒ−）電極１１表面の厚い熱酸化膜１２を
マスクとして、前記ｎ型ソース、ドレイン領域６，７上
のシリコン窒化膜５をエツチング除去してコンタクトホ
ール１３，１３を開孔した。つづいて、全面にＡｔ−８
ｉｌｑを堆積した後、パターニングして配線ｘ４．ｚ４
を形成し、ＭＯＳ）ランノスタを製造した（同図（ｇ）
図示）。
マスクとして、前記ｎ型ソース、ドレイン領域６，７上
のシリコン窒化膜５をエツチング除去してコンタクトホ
ール１３，１３を開孔した。つづいて、全面にＡｔ−８
ｉｌｑを堆積した後、パターニングして配線ｘ４．ｚ４
を形成し、ＭＯＳ）ランノスタを製造した（同図（ｇ）
図示）。
製造された第１図（ｇ）図示のＭ ＯＳ ｌ−ランゾス
タは第２図に示す如く凹Ｆｆ８を形成しない」ノ）合の
ソース １Ｆレイン領域の４芦方向の拡散長ｙｊ′に対
して一端１１ｊｌ （例えばソース領域６側）でΔｙｊ
だけチャネル長が横方向に後退する。上記実施例におい
て具体的にΔｙｊを計算すると、以下のようになる。通
常、ｙｊ＝ ０．８ ｘｊであるが、異方性エツチング
により約５４°の角度で凹溝８の表面が形成される。こ
こで、凹溝８最上端からソース領域６の接合面と凹溝８
の側面との交点徒での距離がほぼｙＣｊに等しいとする
とΔｙｊ ＝ ｙｊ−ｘｊ 房 ５４°＝（０，８−ｃ
ｌ）ぢヰ０）ｘｊ”＝ ０．２１ ｘｊ となる。′″）−１：υ、Ｘｊの２０％強だけソース領
域６の横方向の拡散長が抑えられたことになる。
タは第２図に示す如く凹Ｆｆ８を形成しない」ノ）合の
ソース １Ｆレイン領域の４芦方向の拡散長ｙｊ′に対
して一端１１ｊｌ （例えばソース領域６側）でΔｙｊ
だけチャネル長が横方向に後退する。上記実施例におい
て具体的にΔｙｊを計算すると、以下のようになる。通
常、ｙｊ＝ ０．８ ｘｊであるが、異方性エツチング
により約５４°の角度で凹溝８の表面が形成される。こ
こで、凹溝８最上端からソース領域６の接合面と凹溝８
の側面との交点徒での距離がほぼｙＣｊに等しいとする
とΔｙｊ ＝ ｙｊ−ｘｊ 房 ５４°＝（０，８−ｃ
ｌ）ぢヰ０）ｘｊ”＝ ０．２１ ｘｊ となる。′″）−１：υ、Ｘｊの２０％強だけソース領
域６の横方向の拡散長が抑えられたことになる。
ドレイン側についても同様であり、これらと凹溝８の屈
曲部を考慮に入れると、全体としてｘｊの約６０％だけ
実効チャネル長が長くなったことになる。換言すれば、
チャネル長を短かくしていった場合、実効チャネル長を
保つためにはｘｊを浅くする必要があるが、本発明方法
を採用することによりＸｊがグ３になったのと同じ効果
がある。
曲部を考慮に入れると、全体としてｘｊの約６０％だけ
実効チャネル長が長くなったことになる。換言すれば、
チャネル長を短かくしていった場合、実効チャネル長を
保つためにはｘｊを浅くする必要があるが、本発明方法
を採用することによりＸｊがグ３になったのと同じ効果
がある。
上述し７ヒように本発明方法では実効チャネル長を長く
することができるので従来のＶＭＯ３）ランジスタと同
様にンヨートチャネル効果を防止することができる。
することができるので従来のＶＭＯ３）ランジスタと同
様にンヨートチャネル効果を防止することができる。
しかして本発明方法によれば、従来のＶＭＯＳトランノ
スタの製造方法と異なり、第１図（ｄ）図示の工程で予
めソース、ドレイン領域６，７を形成した後、両者の間
の基板１をエツチングして凹溝８を形成するので、凹溝
８の深さはソース、ドレイン領域６．７の接合深さより
も浅くすることができる。したがって、サイドエツチン
グが起こる可能性は少なく、実効チャネル長の制御性が
よい。また、製造されたＭ’ＯＳトランジスタの表面は
非常に平坦となろう更に、この実効チャネル長は第１図
（ｂ）図示の工程における酸化膜１？ターン３′の加工
精度により決定される。この酸化膜ノｅターン３′は非
常に薄いため、ドライエツチングで加工した場合は勿論
のこと、ウェットエツチングで加工した場合でもサイド
エツチングは無視でき、ホトレノスト・ぐソース４の寸
法さえ管理すればほとんどバラツキなしに凹溝８を形成
することができる。したがって、この点からもチャネル
長の均一性をよくすることができる。
スタの製造方法と異なり、第１図（ｄ）図示の工程で予
めソース、ドレイン領域６，７を形成した後、両者の間
の基板１をエツチングして凹溝８を形成するので、凹溝
８の深さはソース、ドレイン領域６．７の接合深さより
も浅くすることができる。したがって、サイドエツチン
グが起こる可能性は少なく、実効チャネル長の制御性が
よい。また、製造されたＭ’ＯＳトランジスタの表面は
非常に平坦となろう更に、この実効チャネル長は第１図
（ｂ）図示の工程における酸化膜１？ターン３′の加工
精度により決定される。この酸化膜ノｅターン３′は非
常に薄いため、ドライエツチングで加工した場合は勿論
のこと、ウェットエツチングで加工した場合でもサイド
エツチングは無視でき、ホトレノスト・ぐソース４の寸
法さえ管理すればほとんどバラツキなしに凹溝８を形成
することができる。したがって、この点からもチャネル
長の均一性をよくすることができる。
また、第１図（ｇ）図示の工程で配線１４．１４のコン
タクトホール１３ 、１ 、？はダート市什１ノ表面の
熱゛酸化膜１２をマスクとしてソース、ドレイン領域６
，７表面のシリコン窒化膜５をエツチングすることによ
りセルファラインで形成することができる。したがって
、写真蝕刻工程を用いる場合のようにマスク合せ余裕が
必要ないのでソース、ドレイン領域６，７を微細化する
ことができ、かつ、接合容量を低減することができるの
で高速化にも有効である。更に、ダート電極１ノの端部
には十分厚いシリコン酸化膜を残すことができるので、
配線１４，１４にヨリダート電極１１とソース、ドレイ
ン領域６゜７との短絡等の不良は生じない。
タクトホール１３ 、１ 、？はダート市什１ノ表面の
熱゛酸化膜１２をマスクとしてソース、ドレイン領域６
，７表面のシリコン窒化膜５をエツチングすることによ
りセルファラインで形成することができる。したがって
、写真蝕刻工程を用いる場合のようにマスク合せ余裕が
必要ないのでソース、ドレイン領域６，７を微細化する
ことができ、かつ、接合容量を低減することができるの
で高速化にも有効である。更に、ダート電極１ノの端部
には十分厚いシリコン酸化膜を残すことができるので、
配線１４，１４にヨリダート電極１１とソース、ドレイ
ン領域６゜７との短絡等の不良は生じない。
なお、上記実施例ではダート絶縁膜として熱酸化膜９を
用いたが、これに限らず他の絶縁膜を用いてもよい。他
の絶縁膜を用いた場合について、第３図（ａ） 、 （
ｂ）及び第４図（ａ）〜（ｃ）を参照して説明する。
用いたが、これに限らず他の絶縁膜を用いてもよい。他
の絶縁膜を用いた場合について、第３図（ａ） 、 （
ｂ）及び第４図（ａ）〜（ｃ）を参照して説明する。
第３図（ａ）は上記実施例と同様に第１図（ｄ） ｔで
の工程を経た状態を示す。つづいて、再度ＮＴ（、ガス
中にて凹溝８表面を直接窒化し、ダート絶縁膜となる厚
さ約５０Ｘのシリコン窒化膜２１を形成した後、例えば
リンドープ多結晶シリコン膜１０を堆積する（同図（ｂ
）図示）。次いで、第１図（ｆ）以下の工程を経て、ダ
ート絶縁膜としてシリコン窒化膜２１を用いたＭＩＳ）
ランジスタが製造される。
の工程を経た状態を示す。つづいて、再度ＮＴ（、ガス
中にて凹溝８表面を直接窒化し、ダート絶縁膜となる厚
さ約５０Ｘのシリコン窒化膜２１を形成した後、例えば
リンドープ多結晶シリコン膜１０を堆積する（同図（ｂ
）図示）。次いで、第１図（ｆ）以下の工程を経て、ダ
ート絶縁膜としてシリコン窒化膜２１を用いたＭＩＳ）
ランジスタが製造される。
しかして、上述したようにダート絶縁膜としてシリコン
窒化膜２１を用いれば、絶縁耐圧は低下するものの、キ
ャパシタンスを向上させることができる。
窒化膜２１を用いれば、絶縁耐圧は低下するものの、キ
ャパシタンスを向上させることができる。
第４図（、）も上記実施例と同様に第１図（ａ） ｉで
の工程を経た状態を示す。つづいて、ｎ型ソース、ドレ
イン領域６，７上のシリコン窒化膜５を除去した後、熱
酸化処理を行ない厚さ約１００Ｘの熱酸化膜を形成し、
更に、プラズマ励起した約１０００℃のＮＨ３ガス中に
て前記熱酸化膜を窒化し、厚さ１５０〜２００えのオキ
シナイトライド２２に変換する。この際、分離酸化膜２
表面もオキシナイトライドとなる（同図（ｂ）図示）。
の工程を経た状態を示す。つづいて、ｎ型ソース、ドレ
イン領域６，７上のシリコン窒化膜５を除去した後、熱
酸化処理を行ない厚さ約１００Ｘの熱酸化膜を形成し、
更に、プラズマ励起した約１０００℃のＮＨ３ガス中に
て前記熱酸化膜を窒化し、厚さ１５０〜２００えのオキ
シナイトライド２２に変換する。この際、分離酸化膜２
表面もオキシナイトライドとなる（同図（ｂ）図示）。
次いで、全面に例えばリンドープ多結晶シリコン膜１０
を堆積しく同図（ｃ）図示）、更に第１図（ｆ）以下の
工程を経て、ダート絶縁膜としてオキシナイトライド２
２を用いたＭＩＳ）ラン・ゾスタが製造される。
を堆積しく同図（ｃ）図示）、更に第１図（ｆ）以下の
工程を経て、ダート絶縁膜としてオキシナイトライド２
２を用いたＭＩＳ）ラン・ゾスタが製造される。
しかして、上述したようにダート絶縁膜としてオキシナ
イトライド２２を用いれば、絶縁耐圧、キャパシタンス
ともに酸化膜とシリコン窒化膜の中間の値をとる。
イトライド２２を用いれば、絶縁耐圧、キャパシタンス
ともに酸化膜とシリコン窒化膜の中間の値をとる。
まだ、第１図（ｂ）図示の工程でソース、ドレイン領域
の横方向の拡散を抑え、ショートチャネル効果を防止す
るだめにＡｓのイオン注入のドーズ量を低く抑えた場合
には、第１図（ｇ）図示の工程で、ダート電極１１表面
の熱酸化膜１２をマスクとしてシリコン窒化膜５をエツ
チング除去し、コンタクトホール１３，１３を形成した
後、高ドーズ量でＡｓ のイオン注入を行ないアニー
ルして第５図に示す如く、ｎ型高濃度不純物領域３１，
３２を形成してコンタクト抵抗を低減することもできる
。
の横方向の拡散を抑え、ショートチャネル効果を防止す
るだめにＡｓのイオン注入のドーズ量を低く抑えた場合
には、第１図（ｇ）図示の工程で、ダート電極１１表面
の熱酸化膜１２をマスクとしてシリコン窒化膜５をエツ
チング除去し、コンタクトホール１３，１３を形成した
後、高ドーズ量でＡｓ のイオン注入を行ないアニー
ルして第５図に示す如く、ｎ型高濃度不純物領域３１，
３２を形成してコンタクト抵抗を低減することもできる
。
また、上記実施例ではダート電極材料として多結晶シリ
コンを用いたが、金属シリサイドを用いてもよい。
コンを用いたが、金属シリサイドを用いてもよい。
更に、上記実施例では凹溝８を形成する際、ｒｃｏｔｔ
系の溶液を用いたが、ケミカルドライエツチングを用い
てもよい。
系の溶液を用いたが、ケミカルドライエツチングを用い
てもよい。
以上詳述した如く、本発明によれば微細で平坦性がよく
、かつ高速化したＭＩＳ半導体装置を短絡等の不良を発
生させずに制御性よく製造し得る方法を提供できるもの
である。
、かつ高速化したＭＩＳ半導体装置を短絡等の不良を発
生させずに制御性よく製造し得る方法を提供できるもの
である。
第１図（ａ）〜（ｇ）は本発明の実施例における１Ｖｑ
ｏｓトランジスタの製造工程を示す断面図、ハろ２図は
本発明の実施例において製造されたＭＯＳトランノスタ
の実効チ５ヤネル長を示す説明図、第３図（ａ） ｌ
（ｂ）、第４図（ａ）〜（ｃ）及び第５図ｄ、夫々本発
明の他の実施例におけるＭ工Ｓトランジスタの製造工程
を示す断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・酸化膜、４・・・ホトレノストパターン、５
・・・シリコン窒化膜、６，７・・・ソース、ドレイン
領域、８・・・凹溝、９・・・ｒ−１・Ｃ２化膜、１０
・・・多結晶シリコン！漢、１１・・・ダート電極、１
２・・・熱酸化膜、１３・・・コンタクトボール、１４
・・・配線、２１・・・シリコン窒化膜、２２・・・オ
キンナイトライド、３１．３２・・・ｎ＋型高濃度不純
物領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 第 １ 回 第 ２ 図 介 Ａｙｌ・ （ｂ） 第 ３ 区 第 ５ 図
ｏｓトランジスタの製造工程を示す断面図、ハろ２図は
本発明の実施例において製造されたＭＯＳトランノスタ
の実効チ５ヤネル長を示す説明図、第３図（ａ） ｌ
（ｂ）、第４図（ａ）〜（ｃ）及び第５図ｄ、夫々本発
明の他の実施例におけるＭ工Ｓトランジスタの製造工程
を示す断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・酸化膜、４・・・ホトレノストパターン、５
・・・シリコン窒化膜、６，７・・・ソース、ドレイン
領域、８・・・凹溝、９・・・ｒ−１・Ｃ２化膜、１０
・・・多結晶シリコン！漢、１１・・・ダート電極、１
２・・・熱酸化膜、１３・・・コンタクトボール、１４
・・・配線、２１・・・シリコン窒化膜、２２・・・オ
キンナイトライド、３１．３２・・・ｎ＋型高濃度不純
物領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 第 １ 回 第 ２ 図 介 Ａｙｌ・ （ｂ） 第 ３ 区 第 ５ 図
Claims (6)
- （１）第１導電型の半導体基板を電気的に分離して形成
された島状の素子領域のチャネル領域予定部上に酸化膜
を介してマスク材ノｅターンを形成する工程と、該マス
ク材・母ターンをマスクとしてソース、ドレイン領域予
定部に第２導電型の不純物をイオン注入する工程と、前
記マスク材パターンを除去した後、ソース。 ドレイン領域予定部表面を直接窒化して窒化膜を形成す
るとともに前記イオン注入された不純物を活性化して第
２導電型のソース、ドレイン領域を形成する工程と、前
記酸化膜を除去し、更に露出したチャネル領域予定部の
基板をエツチングして凹溝を形成する工程と、該凹溝表
面にデート絶縁膜を形成する工程と、全面にｒ−）電極
材料を堆積した後、・やターニングしてケ゛−ト電極を
形成する工程と、熱酸化処理を施して該ダート電極表面
に酸化膜を形成した後、該酸化膜をマスクとしてソース
、ドレイン領域上の窒化膜を除去し、コンタクトホール
を形成する工程と、配線を形成する工程とを具備したこ
とを特徴とするＭＩＳ半導体装置の製造方法。 - （２）ケ９−ト絶縁膜が熱酸化膜であることを特徴とす
る特許請求の範囲第１項記載のＭＩＳ半導体装置の製造
方法っ - （３）ｒ−）絶縁膜が凹溝表面を直接窒化することによ
り形成されたシリコン窒化膜であることを特徴とする特
許請求の範囲第１項記載のＭＩ８半導体装置の製造方法
。 - （４） ケ９−ト絶縁膜がソース、ドレイン領域表面
のシリコン窒化膜を除去した後、全面を熱酸化処理して
形成された熱酸化膜を更に窒化することにより形成され
たオキシナイトライドであることを特徴とする特許請求
の範囲第１項記載のＭＩ８半導体装置の製造方法。 - （５）ｒ−）電極材料が多結晶シリコン又は金属シリサ
イドであることを特徴とする特許請求の範囲第１項記載
のＭＩＳ半導体装置の製造方法。 - （６） ソース、ドレイン領域表面の絶縁膜をエツチ
ングした後、配線を形成する前にソース。 ドレイン領域に第２導電型の不純物を最初のイオン注入
のドーズ量よりも高ドーズ量でイオン注入し、更にアニ
ールすることを特徴とする特ａ′Ｆ請求の範囲第１項記
載のＭ Ｉ Ｓ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57205669A JPS5994876A (ja) | 1982-11-24 | 1982-11-24 | Ｍｉｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57205669A JPS5994876A (ja) | 1982-11-24 | 1982-11-24 | Ｍｉｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994876A true JPS5994876A (ja) | 1984-05-31 |
| JPS6357943B2 JPS6357943B2 (ja) | 1988-11-14 |
Family
ID=16510724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57205669A Granted JPS5994876A (ja) | 1982-11-24 | 1982-11-24 | Ｍｉｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994876A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373665A (ja) * | 1986-09-17 | 1988-04-04 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
-
1982
- 1982-11-24 JP JP57205669A patent/JPS5994876A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373665A (ja) * | 1986-09-17 | 1988-04-04 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6357943B2 (ja) | 1988-11-14 |
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