JPS6357943B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はMIS半導体装置の製造方法に関する。

〔発明の技術的背景とその問題点〕

MOSトランジスタの微細化の進歩はLSIの大
容量化、高集積化に伴い、増々テンポを速め、現
在開発の中心となつているMOSトランジスタの
実効チヤネル長は既にサブミクロンの領域に入つ
ている。また、VLSIデバイスに現在適用されて
いるMOSトランジスタにおいてもその実効チヤ
ネル長は2μｍを切り、1.5〜1.7μｍとなつている。
こうした動向に伴い、シヨートチヤネル効果の問
題、ホツトエレクトロンによる信頼性の低下の問
題、微細加工に伴う加工バラツキの問題等解決す
べき多くの問題が現われてきている。

しかし、メモリーデバイスの大容量化に見られ
るように256kbit DRAMから1Mbit DRAMへ、
また64kbit SRMから256kbit SRAMへと２〜３
年で４倍のペースで技術開発が進められ、上記多
種多様な問題に対し、その解決策が提案されてい
る。

ところで、シヨートチヤネル効果はソース、ド
レイン間の間隔が短かくなるにつれてドレイン電
圧による空乏層がソース領域に近づき、チヤネル
領域の表面電位が低下し、しきい値電圧（V_th）
が低下していく現象である。その結果、ゲート電
圧によるドレイン電流の制御性が悪化するととも
に、V_thの変動が大きくなり、デバイス性能を著
しく低下させる。更に、ドレインの空乏層がソー
ス領域に近づくことにより、ドレイン近傍のチヤ
ネル領域の電界強度が著しく増加し、ドレイン電
流によりホツトエレクトロンの発生やインパク
ト・アイオニゼーシヨンによる電子・正孔対の発
生を顕著にし、ゲート電流・基板電流が増加す
る。また、ゲート酸化膜中にトラツプされたホツ
トエレクトロンによりV_thの経時変化を招き、信
頼性が不安定となる。

こうしたシヨートチヤネル効果を防止するため
に、チヤネル領域の不純物濃度を最適化し、空乏
層の伸びを抑える方法が一般的に行なわれ、実効
チヤネル長が1.5〜2.0μｍ程度ならば5Vのドレイ
ン電圧に対して有効な防止策と考えられ、デバイ
スに適用されている。しかし、実効チヤネル長が
1.5μｍ以下になるとドレイン電圧を低減すること
が必要となる。

一方、凹MOS構造又はVMOS構造のトランジ
スタに見られるように構造的に実効チヤネル長を
長くする試みもある。これらの構造のトランジス
タは例えば以下のような方法により製造されてい
る。

まず、第１導電型の半導体基板のフイールド酸
化膜で分離された素子領域の全域に第２導電型の
不純物を拡散させ、第２導電型不純物領域を形成
する。次に、前記素子領域の所望位置を前記不純
物領域の接合深さよりも深くエツチングして、前
記不純物領域をソース、ドレイン領域に分離する
とともにこれらソース、ドレイン領域間に凹溝又
はＶ溝からなるチヤネル領域を形成する。次い
で、凹溝又はＶ溝上にゲート酸化膜を介して多結
晶シリコン又は金属シリサイドからなるゲート電
極を形成する。つづいて、全面にCVD−SiO₂膜
を堆積した後、コンタクトホールを開孔し、更に
全面に配線金属を堆積し、パターニングして配線
を形成する。また、別の配線形成工程としてはゲ
ート電極を形成した後、熱酸化処理してゲート電
極周囲に厚い酸化膜を、前記ソース、ドレイン領
域表面に薄い酸化膜を夫々形成し、ソース、ドレ
イン領域表面の薄い酸化膜のみをエツチング除去
してコンタクトホールをゲート電極に対してセル
フアラインで形成し、更に配線金属を堆積し、パ
ターニングして配線を形成する手法も採用されて
いる。

上述した方法により製造された凹MOS構造又
はVMOS構造のトランジスタは実効チヤネル長
が長くなるので、シヨートチヤネル効果を防止で
き、かつ溝の水平距離は短かくてすむのでゲート
電極の部分を平面的に微細化することができる。

しかし、上述した方法では凹溝又はＶ溝を不純
物領域の接合深さ以上に深くエツチングして形成
しなければならないため、サイドエツチング等の
の影響により実効チヤネル長の制御性が悪くな
る。また、凹溝又はＶ溝が深いことからゲート電
極近傍の表面の凹凸が大きく、平坦性が悪い。ま
た、配線を形成する際に層間絶縁膜としてCVD
−SiO₂膜を用いた場合、写真蝕刻法によりコン
タクトホールを開孔するので、マスク合せ余裕を
必要とし、ソース、ドレイン領域の微細化が困難
となり、しかも接合容量も大きいため高速化に不
利である。一方、配線を形成する際に熱酸化した
後、ソース、ドレイン領域表面の薄い酸化膜のみ
をエツチングしてコンタクトホールを形成し、更
に配線を形成するという手法を採用した場合、ゲ
ート電極端部の酸化膜が薄くなるため配線によつ
てゲート電極とソース、ドレイン領域とが短絡し
てしまうおそれがある。

〔発明の目的〕

本発明は上記事情に鑑みてなされたものであ
り、微細で平坦性がよく、かつ高速化したMIS半
導体装置を短絡等の不良を発生させずに制御性よ
く製造し得る方法を提供しようとするものであ
る。

〔発明の概要〕

本発明のMIS半導体装置の製造方法は、まず、
第１導電型の半導体基板を電気的に分離して形成
された島状の素子領域のチヤネル領域予定部上に
酸化膜を介してマスク材パターンを形成した後、
このマスク材パターンをマスクとしてソース、ド
レイン領域予定部に第２導電型の不純物をイオン
注入する。次に、前記マスク材パターンを除去し
た後、ソース、ドレイン領域予定部表面を直接窒
化して窒化膜を形成するとともに前記イオン注入
された不純物を活性化して第２導電型のソース、
ドレイン領域を形成する。つづいて、前記酸化膜
を除去し、更に露出したチヤネル領域予定部の基
板をエツチングして凹溝を形成する。つづいて、
該凹溝表面にゲート絶縁膜を形成し、全面にゲー
ト電極材料を堆積した後、パターニングしてゲー
ト電極を形成する。最後に、該ゲート電極表面に
酸化膜を形成した後、該酸化膜をマスクとしてソ
ース、ドレイン領域上の窒化膜を除去してコンタ
クトホールを形成し、更に配線を形成するもので
ある。

本発明方法によれば、凹溝の深さはソース、ド
レイン領域の接合深さよりも浅くてよいので、実
効チヤネル長を制御し易く、表面の平坦性もよく
なる。また、配線形成時にゲート電極表面の酸化
膜をマスクとしてソース、ドレイン領域表面の窒
化膜を除去することによりセルフアラインでコン
タクトホールを開孔することができ、写真蝕刻工
程が入らないのでソース、ドレイン領域の微細化
ができる。また、ゲート電極の端部においても十
分な厚さの酸化膜が存在しているので、ゲート電
極とソース、ドレイン領域間の短絡等の不良は生
じない。

〔発明の実施例〕

以下、本発明の実施例を第１図ａ〜ｇ及び第２
図を参照して説明する。

まず、Ｐ型シリコン基板１に選択酸化法により
フイールド酸化膜２を形成した後、このフイール
ド酸化膜２によつて囲まれた島状の素子領域表面
に厚さ約500Åの酸化膜３を形成した（第１図ａ
図示）。

次に、チヤネル領域予定部上にホトレジストパ
ターン４を形成し、該ホトレジストパターン４を
マスクとして前記酸化膜３をエツチング除去し、
酸化膜パターン３′を形成した。つづいて、前記
ホトレジストパターン４をマスクとしてソース、
ドレイン領域予定部にAs⁺を加速エネルギー
40keV、ドーズ量２×10¹⁵cm^-2の条件でイオン注
入した（同図ｂ図示）。

次いで、前記ホトレジストパターン４を除去
し、クリーニングした後、NH₃ガス中にて1000
℃で20分間窒化処理し、露出したソース、ドレイ
ン領域予定部表面に厚さ30〜50Åのシリコン窒化
膜５を形成した。この際、前記酸化膜パターン
３′上にはシリコン窒化膜はほとんど成長しない。
また、前記Asイオン注入層が電気的に活性化し
てn⁺ソース、ドレイン領域６，７が形成された
（同図ｃ図示）。

次いで、前記酸化膜パターン３′をエツチング
除去した後、露出したチヤネル領域予定部を
KOH系の溶液を用いて0.3μｍの深さまでエツチ
ングした。この際、KOH系溶液は（100）面に対
するエツチングスピードが（111）面と比較して
約10倍速いため、（111）面を側壁とする凹溝８が
形成された。また、この凹溝８の深さは前記n⁺
型ソース、ドレイン領域６，７のx_jを考慮してト
ランジスタ特性に応じて自由に選ぶことができる
（同図ｄ図示）。同図ｄはn⁺型ソース、ドレイン
領域６，７のx_jが最終的に約0.3μｍになることを
想定して、凹溝８の深さをこれと略同一の深さ
0.3μｍとした場合を示している。

次いで、前記シリコン窒化膜５を耐酸化性マス
クとして熱酸化処理を行ない、前記凹溝８表面に
ゲート絶縁膜となる厚さ約100Åの熱酸化膜９を
形成した後、全面に厚さ約3000Åのリンドープ多
結晶シリコン膜１０を堆積した（同図ｅ図示）。

次いで、前記多結晶シリコン膜１０をパターニ
ングしてゲート電極１１を形成した。つづいて、
900℃程度の比較的低温において熱酸化処理して、
ゲート電極１１表面にのみ厚い熱酸化膜１２を形
成した。この際、n⁺型ソース、ドレイン領域６，
７の表面にはシリコン窒化膜５が形成されている
ため、熱酸化膜は成長しない（同図ｆ図示）。

次いで、前記ゲート電極１１表面の厚い熱酸化
膜１２をマスクとして、前記n⁺型ソース、ドレ
イン領域６，７上のシリコン窒化膜５をエツチン
グ除去してコンタクトホール１３，１３を開孔し
た。つづいて、全面にAl−Si膜を堆積した後、
パターニングして配線１４，１４を形成し、
MOSトランジスタを製造した（同図ｇ図示）。

製造された第１図ｇ図示のMOSトランジスタ
は第２図に示す如く凹溝８を形成しない場合のソ
ース、ドレイン領域の横方向の拡散長y_jに対して
一端側（例えばソース領域６側）で△y_jだけチヤ
ネル長が横方向に後退する。上記実施例において
具体的に△y_jを計算すると、以下のようになる。
通常、y_j＝0.8x_jであるが、異方性エツチングによ
り約54゜の角度で凹溝８の表面が形成される。こ
こで、凹溝８最上端からソース領域６の接合面と
凹溝８の側面との交点までの距離がほぼx_jに等し
いとすると △y_j＝y_j−x_jcos54゜ ＝（0.8−cos54゜）x_j＝0.21x_j となる。つまり、x_jの20％強だけソース領域６の
横方向の拡散長が抑えられたことになる。ドレイ
ン側についても同様であり、これらと凹溝８の屈
曲部を考慮に入れると、全体としてx_jの約60％だ
け実効チヤネル長が長くなつたことになる。換言
すれば、チヤネル長を短かくしていつた場合、実
効チヤネル長を保つためにはx_jを浅くする必要が
あるが、本発明方法を採用することによりx_jが2/
３になつたのと同じ効果がある。

上述したように本発明方法では実効チヤネル長
を長くすることができるので従来のVMOSトラ
ンジスタと同様にシヨートチヤネル効果を防止す
ることができる。

しかして本発明方法によれば、従来のVMOS
トランジスタの製造方法と異なり、第１図ｄ図示
の工程で予めソース、ドレイン領域６，７を形成
した後、両者の間の基板１をエツチングして凹溝
８を形成するので、凹溝８の深さはソース、ドレ
イン領域６，７の接合深さよりも浅くすることが
できる。したがつて、サイドエツチングが起こる
可能性は少なく、実効チヤネル長の制御性がよ
い。また、製造されたMOSトランジスタの表面
は非常に平坦となる。更に、この実効チヤネル長
は第１図ｂ図示の工程における酸化膜パターン
３′の加工精度により決定される。この酸化膜パ
ターン３′は非常に薄いため、ドライエツチング
で加工した場合は勿論のこと、ウエツトエツチン
グで加工した場合でもサイドエツチングは無視で
き、ホトレジストパターン４の寸法さえ管理すれ
ばほとんどバラツキなしに凹溝８を形成すること
ができる。したがつて、この点からもチヤネル長
の均一性をよくすることができる。

また、第１図ｇ図示の工程で配線１４，１４の
コンタクトホール１３，１３はゲート電極１１表
面の熱酸化膜１２をマスクとしてソース、ドレイ
ン領域６，７表面のシリコン窒化膜５をエツチン
グすることによりセルフアラインで形成すること
ができる。したがつて、写真蝕刻工程を用いる場
合のようにマスク合せ余裕が必要ないのでソー
ス、ドレイン領域６，７を微細化することがで
き、かつ、接合容量を低減することができるので
高速化にも有効である。更に、ゲート電極１１の
端部には十分厚いシリコン酸化膜を残すことがで
きるので、配線１４，１４によりゲート電極１１
とソース、ドレイン領域６，７との短絡等の不良
は生じない。

なお、上記実施例ではゲート絶縁膜として熱酸
化膜９を用いたが、これに限らず他の絶縁膜を用
いてもよい。他の絶縁膜を用いた場合について、
第３図ａ，ｂ及び第４図ａ〜ｃを参照して説明す
る。

第３図ａは上記実施例と同様に第１図ｄまでの
工程を経た状態を示す。つづいて、再度NH₃ガ
ス中にて凹溝８表面を直接窒化し、ゲート絶縁膜
となる厚さ約50Åのシリコン窒化膜２１を形成し
た後、例えばリンドープ多結晶シリコン膜１０を
堆積する（同図ｂ図示）。次いで、第１図ｆ以下
の工程を経て、ゲート絶縁膜としてシリコン窒化
膜２１を用いたMISトランジスタが製造される。

しかして、上述したようにゲート絶縁膜として
シリコン窒化膜２１を用いれば、絶縁耐圧は低下
するものの、キヤパシタンスを向上させることが
できる。

第４図ａも上記実施例と同様に第１図ｄまでの
工程を経た状態を示す。つづいて、n⁺型ソース、
ドレイン領域６，７上のシリコン窒化膜５を除去
した後、熱酸化処理を行ない厚さ約100Åの熱酸
化膜を形成し、更に、プラズマ励起した約1000℃
のNH₃ガス中にて前記熱酸化膜を窒化し、厚さ
150〜200Åのオキシナイトライド２２に変換す
る。この際、分離酸化膜２表面もオキシナイトラ
イドとなる（同図ｂ図示）。次いで、全面に例え
ばリンドープ多結晶シリコン膜１０を堆積し（同
図ｃ図示）、更に第１図ｆ以下の工程を経て、ゲ
ート絶縁膜としてオキシナイトライド２２を用い
たMISトランジスタが製造される。

しかして、上述したようにゲート絶縁膜として
オキシナイトライド２２を用いれば、絶縁耐圧、
キヤパシタンスともに酸化膜とシリコン窒化膜の
中間の値をとる。

また、第１図ｂ図示の工程でソース、ドレイン
領域の横方向の拡散を抑え、シヨートチヤネル効
果を防止するためにAs⁺のイオン注入のドーズ量
を低く抑えた場合には、第１図ｇ図示の工程で、
ゲート電極１１表面の熱酸化膜１２をマスクとし
てシリコン窒化膜５をエツチング除去し、コンタ
クトホール１３，１３を形成した後、高ドーズ量
でAs⁺のイオン注入を行ないアニールして第５図
に示す如く、n⁺型高濃度不純物領域３１，３２
を形成してコンタクト抵抗を低減することもでき
る。

また、上記実施例ではゲート電極材料として多
結晶シリコンを用いたが、金属シリサイドを用い
てもよい。

更に、上記実施例では凹溝８を形成する際、
KOH系の溶液を用いたが、ケミカルドライエツ
チングを用いてもよい。

〔発明の効果〕

以上詳述した如く、本発明によれば微細で平坦
性がよく、かつ高速化したMIS半導体装置を短絡
等の不良を発生させずに制御性よく制御し得る方
法を提供できるものである。

【図面の簡単な説明】

第１図ａ〜ｇは本発明の実施例におけるMOS
トランジスタの製造工程を示す断面図、第２図は
本発明の実施例において製造されたMOSトラン
ジスタの実効チヤネル長を示す説明図、第３図
ａ，ｂ、第４図ａ〜ｃ及び第５図は夫々本発明の
他の実施例におけるMISトランジスタの製造工程
を示す断面図である。 １……Ｐ型シリコン基板、２……フイールド酸
化膜、３……酸化膜、４……ホトレジストパター
ン、５……シリコン窒化膜、６，７……ソース、
ドレイン領域、８……凹溝、９……ゲート酸化
膜、１０……多結晶シリコン膜、１１……ゲート
電極、１２……熱酸化膜、１３……コンタクトホ
ール、１４……配線、２１……シリコン窒化膜、
２２……オキシナイトライド、３１，３２……
n⁺型高濃度不純物領域。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型の半導体基板を電気的に分離して
   形成された島状の素子領域のチヤネル領域予定部
   上に酸化膜を介してマスク材パターンを形成する
   工程と、該マスク材パターンをマスクとしてソー
   ス、ドレイン領域予定部に第２導電型の不純物を
   イオン注入する工程と、前記マスク材パターンを
   除去した後、ソース、ドレイン領域予定部表面を
   直接窒化して窒化膜を形成するとともに前記イオ
   ン注入された不純物を活性化して第２導電型のソ
   ース、ドレイン領域を形成する工程と、前記酸化
   膜を除去し、更に露出したチヤネル領域予定部の
   基板をエツチングして凹溝を形成する工程と、該
   凹溝表面にゲート絶縁膜を形成する工程と、全面
   にゲート電極材料を堆積した後、パターニングし
   てゲート電極を形成する工程と、熱酸化処理を施
   して該ゲート電極表面に酸化膜を形成した後、該
   酸化膜をマスクとしてソース、ドレイン領域上の
   窒化膜を除去し、コンタクトホールを形成する工
   程と、配線を形成する工程とを具備したことを特
   徴とするMIS半導体装置の製造方法。 ２ ゲート絶縁膜が熱酸化膜であることを特徴と
   する特許請求の範囲第１項記載のMIS半導体装置
   の製造方法。 ３ ゲート絶縁膜が凹溝表面を直接窒化すること
   により形成されたシリコン窒化膜であることを特
   徴とする特許請求の範囲第１項記載のMIS半導体
   装置の製造方法。 ４ ゲート絶縁膜がソース、ドレイン領域表面の
   シリコン窒化膜を除去した後、全面を熱酸化処理
   して形成された熱酸化膜を更に窒化することによ
   り形成されたオキシナイトライドであることを特
   徴とする特許請求の範囲第１項記載のMIS半導体
   装置の製造方法。 ５ ゲート電極材料が多結晶シリコン又は金属シ
   リサイドであることを特徴とする特許請求の範囲
   第１項記載のMIS半導体装置の製造方法。 ６ ソース、ドレイン領域表面の絶縁膜をエツチ
   ングした後、配線を形成する前にソース、ドレイ
   ン領域に第２導電型の不純物を最初のイオン注入
   のドーズ量よりも高ドーズ量でイオン注入し、更
   にアニールすることを特徴とする特許請求の範囲
   第１項記載のMIS半導体装置の製造方法。