JPS5994942A - 同期化受信回路 - Google Patents
同期化受信回路Info
- Publication number
- JPS5994942A JPS5994942A JP57204817A JP20481782A JPS5994942A JP S5994942 A JPS5994942 A JP S5994942A JP 57204817 A JP57204817 A JP 57204817A JP 20481782 A JP20481782 A JP 20481782A JP S5994942 A JPS5994942 A JP S5994942A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- delay
- clock signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は受信装置の主クロツク信号と異人る周期を有す
る入力信号の同期化受信回路に関する。
る入力信号の同期化受信回路に関する。
（ｂ） 技術の背景および問題点
従来よシデータ処理においては信号処理は高信頼化のた
め大部分はり四ツク信号に同期して処理装置における論
理回路を作動させることが実施されている。従って異な
る周期によるデータを処理する場合、該装置の主り四ツ
ク信号よシ早いクロック信号によるデータは勿論直接処
理を実施することは不可能であるが、逆の遅い即ちクロ
ック信号の周期が大きいデータ処理についてはその都度
装置のクロック信号を入力信号のそれに一致させる手段
か、または非同期回路によっていた。前者においてはそ
の差が僅少である場合に限られておシ広範囲については
対応し難く、後者については同期動作の利点を失うため
、誤動作が増加する上、回路特に誤動作に伴う処理回路
が複ＭＫ＆り設計から保守に至る総ての面で工数即ちコ
ストが増大する欠点があった。
め大部分はり四ツク信号に同期して処理装置における論
理回路を作動させることが実施されている。従って異な
る周期によるデータを処理する場合、該装置の主り四ツ
ク信号よシ早いクロック信号によるデータは勿論直接処
理を実施することは不可能であるが、逆の遅い即ちクロ
ック信号の周期が大きいデータ処理についてはその都度
装置のクロック信号を入力信号のそれに一致させる手段
か、または非同期回路によっていた。前者においてはそ
の差が僅少である場合に限られておシ広範囲については
対応し難く、後者については同期動作の利点を失うため
、誤動作が増加する上、回路特に誤動作に伴う処理回路
が複ＭＫ＆り設計から保守に至る総ての面で工数即ちコ
ストが増大する欠点があった。
（ｃ） 発明の目的
本発明の目的は上記の欠点を除去するためシステムのり
ｐツク信号周期以上の異々る周期を有する入力信号のデ
ータ処理を容易に行うため、入力信号を一旦レジスタに
保持し別のクロック信号１個を入力信号に対応してシス
テムのクロック信号を２個削除した空白のタイミングに
挿入し、挿入りｐツク信号によりレジスタに保持した入
力信号を同期化しつつ取出して送出する機能を入力手段
として提供しようとするものである。
ｐツク信号周期以上の異々る周期を有する入力信号のデ
ータ処理を容易に行うため、入力信号を一旦レジスタに
保持し別のクロック信号１個を入力信号に対応してシス
テムのクロック信号を２個削除した空白のタイミングに
挿入し、挿入りｐツク信号によりレジスタに保持した入
力信号を同期化しつつ取出して送出する機能を入力手段
として提供しようとするものである。
（ｄ） 発明の構成
この目的はシステムに使用する第１クロツク信号周期以
上の周期を有するＮビット並列入力信号を処理するデー
タ処理システムにおいて、該入力信号を一時蓄積するレ
ジスタ部、該入力信号に付随する第２クロツク信号を遅
延して遅延信号を発生する第１遅延部、第１クロツク信
号をその２クロック相当時間遅延する第２遅延部および
第１クロツク信号と第２クロツク信号のタイミングを比
較する比較部を備えてなシ、該第２り四ツク信号の入力
タイミングに引続き入力する第１り四ツク信号の第１お
よび第２位置における両クロックを該第２遅延部および
比較部によシ抑制して変形第２り四ツク信号を得、第２
りｐツク信号または第１遅延部の第１遅延信号によりレ
ジスタ部にセットし出力せしめると共に、該変形第２り
ａｙり信号と第１遅延信号に引続き出力する第２遅延信
号との論理和信号を再生クロック信号として送出するこ
とを特徴とする異周期入力信号の同期化受信回路を提供
することによって達成することが出来る０ （ｅ） 発明の実施例 以下本発明の一実施例について９図面を参照しつ＼説明
する。
上の周期を有するＮビット並列入力信号を処理するデー
タ処理システムにおいて、該入力信号を一時蓄積するレ
ジスタ部、該入力信号に付随する第２クロツク信号を遅
延して遅延信号を発生する第１遅延部、第１クロツク信
号をその２クロック相当時間遅延する第２遅延部および
第１クロツク信号と第２クロツク信号のタイミングを比
較する比較部を備えてなシ、該第２り四ツク信号の入力
タイミングに引続き入力する第１り四ツク信号の第１お
よび第２位置における両クロックを該第２遅延部および
比較部によシ抑制して変形第２り四ツク信号を得、第２
りｐツク信号または第１遅延部の第１遅延信号によりレ
ジスタ部にセットし出力せしめると共に、該変形第２り
ａｙり信号と第１遅延信号に引続き出力する第２遅延信
号との論理和信号を再生クロック信号として送出するこ
とを特徴とする異周期入力信号の同期化受信回路を提供
することによって達成することが出来る０ （ｅ） 発明の実施例 以下本発明の一実施例について９図面を参照しつ＼説明
する。
第１図は本発明の一実施例における同期化受信回路のブ
ロック図、第２図はそのタイムチャートである。図にお
いて１はレジスタ部、２は第１遅３− 延部、３は第２遅延部、４は比較部である。尚ＩＮＶは
否定回路、ＡＮＤは論理積回路、ＯＲ祉論理和回路、Ｆ
ＦＩはセットリセットフリップフロップ回路、ＦＦ、は
Ｄタイプフリップフロラプ回路、１１は第ルジスタ部、
１２は第２レジスタ部、４１は第３遅延回路および４２
は第４遅延回路である。
ロック図、第２図はそのタイムチャートである。図にお
いて１はレジスタ部、２は第１遅３− 延部、３は第２遅延部、４は比較部である。尚ＩＮＶは
否定回路、ＡＮＤは論理積回路、ＯＲ祉論理和回路、Ｆ
ＦＩはセットリセットフリップフロップ回路、ＦＦ、は
Ｄタイプフリップフロラプ回路、１１は第ルジスタ部、
１２は第２レジスタ部、４１は第３遅延回路および４２
は第４遅延回路である。
外部よシ第１クロックＣＬＫ、に同期することなく、第
１クロックＣＬＫ、より大きい周期をもつ並列Ｎビット
入力信号ＩＮ、は第ルジスタ部１１に入力する。一方こ
の入力信号ＩＮ、に伴う第２クロツクＣＬＫ１は第１遅
延部２に入力されて遅延される。入力信号ＩＮ、の立上
シが過ぎて安定な状態になった時点で第１遅延信号ＩＬ
ｏを第ルジスタ部１１に入力し入力信号ＩＮ、をセット
し一時記憶させる。この第１遅延信号ａ。は第２クロツ
クＣＬＫＩが入力信号ＩＮ、に対して適切なタイミング
に設定されていれば第１遅延信号ａ０を省略し代りに第
２クロックＣＬＫ、を直接第ルジスタ１に入力してセッ
ト動作をさせても良い。また第２クロック４− ＣＬＫ、は比較部４に入力されて第１クロツクＣＬＫｏ
と比較される。比較部４は図に示す通シＦＦ、、 ＦＦ
、、第３遅延部４１．第４遅延部４２゜ＩＮＶおよびＡ
ＮＤよ多構成される。ＦＦ、は第２りｐツクＣＬＫ、の
立上シ信号Ｃ８でセットされ、第１りｐツクＣＬＫ０を
第３遅延部４１に入力して得られる微少信号すによシリ
セットされる。 ＦＦ、の出力信号０重を第１クロック
ＣＬＫ、の立下がシ毎にその１クロック期間保持するＦ
Ｆ、の出力信号Ｃ３を入力する第２遅延部によシ第１ク
ロックＣＬＫＯの周期τのτ／２遅れを持つ遅延信号０
番および１τの遅れを持つ遅延信号ＣＩを得て先のＦＦ
、の出力信号とＯＲＫよシ論理和信号を得て、第１り四
ツクＣＬＫＯとＡＮＤＫよシ論理積信号Ｃ６を得れば第
２図に）に示す２ヶ歯抜けの信号となるの勿論第°２Ｃ
ＬＫ、の周期〉第１ ＣＬＫ、の周期でもその値が近接
していればこの２ケの歯抜部分が連続することがある。
１クロックＣＬＫ、より大きい周期をもつ並列Ｎビット
入力信号ＩＮ、は第ルジスタ部１１に入力する。一方こ
の入力信号ＩＮ、に伴う第２クロツクＣＬＫ１は第１遅
延部２に入力されて遅延される。入力信号ＩＮ、の立上
シが過ぎて安定な状態になった時点で第１遅延信号ＩＬ
ｏを第ルジスタ部１１に入力し入力信号ＩＮ、をセット
し一時記憶させる。この第１遅延信号ａ。は第２クロツ
クＣＬＫＩが入力信号ＩＮ、に対して適切なタイミング
に設定されていれば第１遅延信号ａ０を省略し代りに第
２クロックＣＬＫ、を直接第ルジスタ１に入力してセッ
ト動作をさせても良い。また第２クロック４− ＣＬＫ、は比較部４に入力されて第１クロツクＣＬＫｏ
と比較される。比較部４は図に示す通シＦＦ、、 ＦＦ
、、第３遅延部４１．第４遅延部４２゜ＩＮＶおよびＡ
ＮＤよ多構成される。ＦＦ、は第２りｐツクＣＬＫ、の
立上シ信号Ｃ８でセットされ、第１りｐツクＣＬＫ０を
第３遅延部４１に入力して得られる微少信号すによシリ
セットされる。 ＦＦ、の出力信号０重を第１クロック
ＣＬＫ、の立下がシ毎にその１クロック期間保持するＦ
Ｆ、の出力信号Ｃ３を入力する第２遅延部によシ第１ク
ロックＣＬＫＯの周期τのτ／２遅れを持つ遅延信号０
番および１τの遅れを持つ遅延信号ＣＩを得て先のＦＦ
、の出力信号とＯＲＫよシ論理和信号を得て、第１り四
ツクＣＬＫＯとＡＮＤＫよシ論理積信号Ｃ６を得れば第
２図に）に示す２ヶ歯抜けの信号となるの勿論第°２Ｃ
ＬＫ、の周期〉第１ ＣＬＫ、の周期でもその値が近接
していればこの２ケの歯抜部分が連続することがある。
一方第ルジスタ部１１に一時蓄積する入力信号Ｉ Ｎ
ｔ ｏを第１遅延部２において得る原信号第２クロツク
ＣＬＫＩより ｔｏ＜τの遅延時間を有するＦ２遅遅延
上ａ、を入力して第２レジスタ部１２に転送記憶させる
と共に出力端子より再生入力信号ｌＮ１ｍとして出力さ
せる。またこの再生入力信号Ｉ Ｎｉ、のクロック信号
として、第２遅延信号ａ、より第２レジスタ部の安定に
必要な微少時間だけ遅れを有するｔＲ３遅延信号上２を
前述の信＠Ｃ−とＯＲにより論理和を得て変形第２クロ
ツクＣＬＫ、とすれば再生入力信号ｌＮ１ｍの同期用と
してシステムの動作を損うととなく作用させ得るりｐツ
ク信号が得られる。尚第ルジスタ部１１は第１遅延信号
ａ０または原信号の第２クロックＣＬＫ、により第２レ
ジスタ部１２は第２遅延信号ａ、によシその都度記憶内
容が入換光られるので第２クロックＣＬＫ、の周期〉第
１クロツクＣＬ Ｋｏの周期×２に及ぶときは第２レジ
スタ１２は省略することが出来る。
ｔ ｏを第１遅延部２において得る原信号第２クロツク
ＣＬＫＩより ｔｏ＜τの遅延時間を有するＦ２遅遅延
上ａ、を入力して第２レジスタ部１２に転送記憶させる
と共に出力端子より再生入力信号ｌＮ１ｍとして出力さ
せる。またこの再生入力信号Ｉ Ｎｉ、のクロック信号
として、第２遅延信号ａ、より第２レジスタ部の安定に
必要な微少時間だけ遅れを有するｔＲ３遅延信号上２を
前述の信＠Ｃ−とＯＲにより論理和を得て変形第２クロ
ツクＣＬＫ、とすれば再生入力信号ｌＮ１ｍの同期用と
してシステムの動作を損うととなく作用させ得るりｐツ
ク信号が得られる。尚第ルジスタ部１１は第１遅延信号
ａ０または原信号の第２クロックＣＬＫ、により第２レ
ジスタ部１２は第２遅延信号ａ、によシその都度記憶内
容が入換光られるので第２クロックＣＬＫ、の周期〉第
１クロツクＣＬ Ｋｏの周期×２に及ぶときは第２レジ
スタ１２は省略することが出来る。
（ｆ）発明の詳細
な説明したように本発明によればシステムクロック信号
周期以上の周期を有する入力信号を従来の非同期処理に
よることなく、入力の都度入力信号に対応するタイミン
グに且つシステムクロック信号を２個だけ除去してその
中間位置にクロック信号を挿入することにより、同期動
作を行わせることが出来るのでシステム本体の信頼性を
損うことなく異周期を有する入力信号の処理手段を提供
することが出来るので有用である。
周期以上の周期を有する入力信号を従来の非同期処理に
よることなく、入力の都度入力信号に対応するタイミン
グに且つシステムクロック信号を２個だけ除去してその
中間位置にクロック信号を挿入することにより、同期動
作を行わせることが出来るのでシステム本体の信頼性を
損うことなく異周期を有する入力信号の処理手段を提供
することが出来るので有用である。
第１図は本発明の一実施例における同期化受信回路のブ
ロック図および第２図はそのタイムチャートである。
ロック図および第２図はそのタイムチャートである。
Claims (1)
- システムに使用する第１クロツク信号周期以上の周期を
有するＮビット並列入力信号を処理するデータ処理シス
テムにおいて、該入力信号を一時蓄積するレジスタ部、
該入力信号に付随する第２り四ツク信号を遅延して遅延
信号を発生する第１遅延部、第１クロツク信号をその１
クロック相当時間遅延する第２遅延部および第１クロツ
ク信号と第２クロツク信号のタイミングを比較する比較
部を備えてなシ、該第２クロツク信号の入力タイミング
に引続き入力する第１りｐツク信号の第１および第２位
置における両クロックを該第２遅延部および比較部によ
シ抑制して変形第２クロツク信号を得、第２クロツク信
号または第１遅延部の第１遅延信号によシレジスタ部に
セットし出力せしめると共に、該変形第２クロツク信号
と第１遅延信号に引続き出力する第２遅延信号との論理
和信号を再生りｐツク信号として送出するととを特徴と
する異周期入力信号の同期化受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57204817A JPS5994942A (ja) | 1982-11-22 | 1982-11-22 | 同期化受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57204817A JPS5994942A (ja) | 1982-11-22 | 1982-11-22 | 同期化受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994942A true JPS5994942A (ja) | 1984-05-31 |
Family
ID=16496868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57204817A Pending JPS5994942A (ja) | 1982-11-22 | 1982-11-22 | 同期化受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994942A (ja) |
-
1982
- 1982-11-22 JP JP57204817A patent/JPS5994942A/ja active Pending
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