JPS599736A - 優先順位決定装置 - Google Patents
優先順位決定装置Info
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- JPS599736A JPS599736A JP11959982A JP11959982A JPS599736A JP S599736 A JPS599736 A JP S599736A JP 11959982 A JP11959982 A JP 11959982A JP 11959982 A JP11959982 A JP 11959982A JP S599736 A JPS599736 A JP S599736A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野の説明）
本発明は情報処理装置に用いられる優先順位決定装置、
特に優先順位制御信号に応じて複数個の入力の優先順位
を変化できる優先順位決定装置に関する。
特に優先順位制御信号に応じて複数個の入力の優先順位
を変化できる優先順位決定装置に関する。
（従来技術の亭明）
従来から入力数の比較的少ない場合には、この種の優先
順位決定装置は第１図に示すような回路を使用して構成
されていた。第１図は入力数が４の場合の回路例を示し
たものである。第２図は、第１図の回路に現われる信号
の真理値を示したものである。第１図において、第１〜
第１２のＮＡＮＤゲート１０１〜１１２は優先順位制御
信号線ＰＣｏ〜ＰＣ３上の制御信号の状態に応じて制御
される。すなわち、入力信号線ＩＮＯ〜ＩＮａ上の信号
のうちで優先順位の高い入力信号の論理値が１の場合に
は、優先順位の低い入力信号が禁止されている。この場
合、入力信号線ＩＮＯ〜ＩＮ３上の信号のうちの複数個
の論理値が１の場合であっても、出力信号線０ＵＴＯ〜
０ＵＴａ上の信号のうち、いずれがひとつのみの論理値
が１になるように第１〜第８のＡＮＤケー） １５０−
１５７に入力が印加されている。第１〜第８（７）ＡＮ
Ｄゲート１５０〜１５７ハソレソれ出力信号線０ＵＴＯ
〜０ＵＴ３に対応し、入力信号線ｌＮ０−ＩＮ３から第
１〜第１２のＮＡＮＤゲート１０１〜１１２を通って加
えられる信号と優先順位制御信号線ＰＣＯ〜ＰＣａ上の
制御信号との論理積を形成するためのものである。また
、優先順位制御信号線ＰＣＯ−ＰＣａ上の信号はいずれ
かひとつのみの論理値が１となり、論理値が１となった
優先順位側ｉ１１１（Ｍ帰線ＰＣＯ〜ＰＣａ上の制御信
号圧対応した入力信号線ＩＮＯ〜ＩＮ３上の入力信号が
最も優先順位の高い信号となる。
順位決定装置は第１図に示すような回路を使用して構成
されていた。第１図は入力数が４の場合の回路例を示し
たものである。第２図は、第１図の回路に現われる信号
の真理値を示したものである。第１図において、第１〜
第１２のＮＡＮＤゲート１０１〜１１２は優先順位制御
信号線ＰＣｏ〜ＰＣ３上の制御信号の状態に応じて制御
される。すなわち、入力信号線ＩＮＯ〜ＩＮａ上の信号
のうちで優先順位の高い入力信号の論理値が１の場合に
は、優先順位の低い入力信号が禁止されている。この場
合、入力信号線ＩＮＯ〜ＩＮ３上の信号のうちの複数個
の論理値が１の場合であっても、出力信号線０ＵＴＯ〜
０ＵＴａ上の信号のうち、いずれがひとつのみの論理値
が１になるように第１〜第８のＡＮＤケー） １５０−
１５７に入力が印加されている。第１〜第８（７）ＡＮ
Ｄゲート１５０〜１５７ハソレソれ出力信号線０ＵＴＯ
〜０ＵＴ３に対応し、入力信号線ｌＮ０−ＩＮ３から第
１〜第１２のＮＡＮＤゲート１０１〜１１２を通って加
えられる信号と優先順位制御信号線ＰＣＯ〜ＰＣａ上の
制御信号との論理積を形成するためのものである。また
、優先順位制御信号線ＰＣＯ−ＰＣａ上の信号はいずれ
かひとつのみの論理値が１となり、論理値が１となった
優先順位側ｉ１１１（Ｍ帰線ＰＣＯ〜ＰＣａ上の制御信
号圧対応した入力信号線ＩＮＯ〜ＩＮ３上の入力信号が
最も優先順位の高い信号となる。
第１図に粍おける従来の優先順位装置においては、入力
数が４であって少ないため、第１および＄２のＡＮＤゲ
ー） １５０ 、１５１、第３および第４のＡＮＤゲー
ト１５２ 、１５３、第５および第６のＡＮＤゲート１
５４ 、１５５、第７および第８のＡＮＤゲート１５６
、１５７Ｆ′ｉ出力信号線０ＵＴＯ〜０ＵＴａ上の信
号単位ごとに、それぞれ７項目の信号の論理積を形成す
ればよい。依って、優先順位回路を２個の４人力形ＡＮ
Ｄゲートによって形成するととができたわけである。一
般に優先順位装置の入力数をｎとすると、対応する出力
はそれぞれ（ｎ−１）！＋１だけ必要である。これに依
って１６人力の優先順位装置では、上記ＡＮＤゲートに
よって形成しなければならない論理積の数は出力信号線
０ＵＴＯ〜ＯＵＴａ上の信号単位毎に１２１個必要であ
る。・これを４人力形ＡＮＤゲートで形成するためには
、４０個のＡＮＤゲートが必要である。１だ、必要なＡ
ＮＤゲートの数は入力に対応してそれぞれ（ｎ−１）個
だけ必要である。第１図に示す従来の優先順位装置と同
様な方式によって、１６人力の優先順位装置を４人力形
ＡＮＤゲートと２人力形ＮＡＮＤゲートとで構成し７た
場合には、合計８８０個のゲートが必要である。
数が４であって少ないため、第１および＄２のＡＮＤゲ
ー） １５０ 、１５１、第３および第４のＡＮＤゲー
ト１５２ 、１５３、第５および第６のＡＮＤゲート１
５４ 、１５５、第７および第８のＡＮＤゲート１５６
、１５７Ｆ′ｉ出力信号線０ＵＴＯ〜０ＵＴａ上の信
号単位ごとに、それぞれ７項目の信号の論理積を形成す
ればよい。依って、優先順位回路を２個の４人力形ＡＮ
Ｄゲートによって形成するととができたわけである。一
般に優先順位装置の入力数をｎとすると、対応する出力
はそれぞれ（ｎ−１）！＋１だけ必要である。これに依
って１６人力の優先順位装置では、上記ＡＮＤゲートに
よって形成しなければならない論理積の数は出力信号線
０ＵＴＯ〜ＯＵＴａ上の信号単位毎に１２１個必要であ
る。・これを４人力形ＡＮＤゲートで形成するためには
、４０個のＡＮＤゲートが必要である。１だ、必要なＡ
ＮＤゲートの数は入力に対応してそれぞれ（ｎ−１）個
だけ必要である。第１図に示す従来の優先順位装置と同
様な方式によって、１６人力の優先順位装置を４人力形
ＡＮＤゲートと２人力形ＮＡＮＤゲートとで構成し７た
場合には、合計８８０個のゲートが必要である。
従って、第１図におけると同様な従来の優先順位装置で
は、入力数が多くなると上記ＡＮＤゲートとＮＡＮＤＡ
ＮＤゲートが飛躍的に増加し、さらには入力から出力に
至るまでのゲート段数が増加すると上記ＮＡＮＤＡＮＤ
ゲートの上記ＡＮＤゲートを駆動する必要があるので、
入力から出力に至るまでの遅延時間が大幅に増加すると
いう欠点があった。
は、入力数が多くなると上記ＡＮＤゲートとＮＡＮＤＡ
ＮＤゲートが飛躍的に増加し、さらには入力から出力に
至るまでのゲート段数が増加すると上記ＮＡＮＤＡＮＤ
ゲートの上記ＡＮＤゲートを駆動する必要があるので、
入力から出力に至るまでの遅延時間が大幅に増加すると
いう欠点があった。
また、比較的入力数が多い場合には、従来から第３図に
示すような優先順位決定装置が使用されていた。第３図
において、優先順位決定装置は第１の切換回路３１と、
優先順位回路３０と、第２の切換回路３２とから成立つ
、、第１の切換回路３１は複数の入力信号線ＩＮＯ〜Ｉ
Ｎｎからの信号を入力し、優先順位制御信号線ＰＣＱ〜
ＰＣλ上の制御信号に基づいて入力と出力との対応を変
化して接続バス信号線３３に出力するものである。ｇｊ
先順位回路３０Ｆｉ固定の優先順位をもったものであシ
、接続バス信号線３３の信号を受けて接続信号線３４に
出力を与えるものである。第２の切換回路３２は優先順
位回路３０からの出力信号を接続バス信号線３４を介し
て入力し、て逆に切換えるものである。以下に第３図の
動作をさら圧詳細に説明する。
示すような優先順位決定装置が使用されていた。第３図
において、優先順位決定装置は第１の切換回路３１と、
優先順位回路３０と、第２の切換回路３２とから成立つ
、、第１の切換回路３１は複数の入力信号線ＩＮＯ〜Ｉ
Ｎｎからの信号を入力し、優先順位制御信号線ＰＣＱ〜
ＰＣλ上の制御信号に基づいて入力と出力との対応を変
化して接続バス信号線３３に出力するものである。ｇｊ
先順位回路３０Ｆｉ固定の優先順位をもったものであシ
、接続バス信号線３３の信号を受けて接続信号線３４に
出力を与えるものである。第２の切換回路３２は優先順
位回路３０からの出力信号を接続バス信号線３４を介し
て入力し、て逆に切換えるものである。以下に第３図の
動作をさら圧詳細に説明する。
既に説明した様に、第３図に示した従来の優先順位決定
装置においては、第１の切換回路３１ｆｌ固定優先順位
を有する優先順位回路３０のどの入力線の入力信号の優
先順位を高くするかを決定する。第２の切換回路３２で
は、第１の切換回路３１によって変更して得られた入力
と出力との対応を逆に変更する。また、優先順位を変更
した場合でも、第２の切換回路３２は複数の入力信号線
ＩＮｏ〜ＩＮｎ上の人力信号と複数の出力信号線０ＵＴ
ｏ〜０ＵＴｎ上の出力信号とに物理的な対応を与える様
に動作する。すなわち、第１の切換回路３１と第２の切
換回路３２とはそれぞれ単位出力に対応して入力信号線
ｌＮ０−ＩＮｎ上の入力信号のひとつを選択して出力す
る選択回路から成立っている。ここで、入力信号線の数
を１６、論理積と論理和とを行うためのゲートの入力数
を５以下としても、論理積や論理和を行うためには単位
出力あたりそれぞれ２１個のゲートが必要である。以上
のことから、第３図における従来の優先順位回路では固
定優先順位を有する優先順位回路３０を構成するのに必
要な論理積、論理和演算用ゲートの数をＯと仮定しても
、第１の切換回路３１と第２の切換回路３２とに必要な
論理積、論理和演算用ゲートの数が１６人力の場合では
合計６７２個であり、この数量は膨大なものである。依
って前述したように、第１図の優先順位回路と同様に、
この場合でもノ・−ドウエア量の増加のみならずゲート
段数の増加により、入力から出力に至る間の遅延時間が
増加すると云う欠点があった。
装置においては、第１の切換回路３１ｆｌ固定優先順位
を有する優先順位回路３０のどの入力線の入力信号の優
先順位を高くするかを決定する。第２の切換回路３２で
は、第１の切換回路３１によって変更して得られた入力
と出力との対応を逆に変更する。また、優先順位を変更
した場合でも、第２の切換回路３２は複数の入力信号線
ＩＮｏ〜ＩＮｎ上の人力信号と複数の出力信号線０ＵＴ
ｏ〜０ＵＴｎ上の出力信号とに物理的な対応を与える様
に動作する。すなわち、第１の切換回路３１と第２の切
換回路３２とはそれぞれ単位出力に対応して入力信号線
ｌＮ０−ＩＮｎ上の入力信号のひとつを選択して出力す
る選択回路から成立っている。ここで、入力信号線の数
を１６、論理積と論理和とを行うためのゲートの入力数
を５以下としても、論理積や論理和を行うためには単位
出力あたりそれぞれ２１個のゲートが必要である。以上
のことから、第３図における従来の優先順位回路では固
定優先順位を有する優先順位回路３０を構成するのに必
要な論理積、論理和演算用ゲートの数をＯと仮定しても
、第１の切換回路３１と第２の切換回路３２とに必要な
論理積、論理和演算用ゲートの数が１６人力の場合では
合計６７２個であり、この数量は膨大なものである。依
って前述したように、第１図の優先順位回路と同様に、
この場合でもノ・−ドウエア量の増加のみならずゲート
段数の増加により、入力から出力に至る間の遅延時間が
増加すると云う欠点があった。
（発明の詳細な説明）
本発明の目的は優先順位全変更できる第１の種類の複数
の優先順位回路と、第１の種類の複を具備し、第１の種
類の複数の優先順位回路からの優先順位制御された出力
を第２の種類の優先順位回路によってさらに優先順位制
御し、第１の種類の複数の優先順位回路の入力数の総和
に対して優先順位を変更できるように構成し、これによ
って上記欠点を解決して必要なハードウェア量を大幅に
減少し、入力から出力に至るまでの遅延時間を大幅に減
少した優先順位決定装置を提供することＫある。
の優先順位回路と、第１の種類の複を具備し、第１の種
類の複数の優先順位回路からの優先順位制御された出力
を第２の種類の優先順位回路によってさらに優先順位制
御し、第１の種類の複数の優先順位回路の入力数の総和
に対して優先順位を変更できるように構成し、これによ
って上記欠点を解決して必要なハードウェア量を大幅に
減少し、入力から出力に至るまでの遅延時間を大幅に減
少した優先順位決定装置を提供することＫある。
（発明の構成と作用の説明）
本発明による優先順位決定装置は第１の種類の複数の優
先順位回路と、複数の状態検出回路と、第２の種類の優
先順位回路と、複数の出力抑止回路とを具備したもので
ある。
先順位回路と、複数の状態検出回路と、第２の種類の優
先順位回路と、複数の出力抑止回路とを具備したもので
ある。
第１の種類の複数の優先順位回路は受信された複数個の
入力信号のうちで、少なくともひとつが入力状態である
場合に、一対の優先順位制御信号に依って優先順位の高
い入力状態の入力に対応するひとつの出力のみを出力状
態にする機能を有するものである。複数の状態検出回路
は第１の種類の複数の優先順位回路に対応し、入力信号
のうちで少なくともひとつが入力状態である場合に出力
を送出するものである。第２の優先順位回路は複数の状
態検出回路の出力のうちで少なくともひとつが入力状態
である場合に、一対の優先順位制御信号に依って優先順
位の高い入力に対応するひとつの出力のみを出力状態に
する機能を有する。複数の出力抑止回路は第１の種類の
複数の優先順位回路に対応し、第１の種類の複数の優先
順位回路の出力を第２の種類の優先順位回路の出力状態
に応じて抑止するものである。
入力信号のうちで、少なくともひとつが入力状態である
場合に、一対の優先順位制御信号に依って優先順位の高
い入力状態の入力に対応するひとつの出力のみを出力状
態にする機能を有するものである。複数の状態検出回路
は第１の種類の複数の優先順位回路に対応し、入力信号
のうちで少なくともひとつが入力状態である場合に出力
を送出するものである。第２の優先順位回路は複数の状
態検出回路の出力のうちで少なくともひとつが入力状態
である場合に、一対の優先順位制御信号に依って優先順
位の高い入力に対応するひとつの出力のみを出力状態に
する機能を有する。複数の出力抑止回路は第１の種類の
複数の優先順位回路に対応し、第１の種類の複数の優先
順位回路の出力を第２の種類の優先順位回路の出力状態
に応じて抑止するものである。
（発明の詳細な説明）
次に本発明について図面を参照して詳細に説明する。
第４図は本発明による優先順位決定装置の実施例を示す
図である。第４図において、本発明の優先順位回路は第
１の種類の第１〜第４の優先順位回路４０〜４３と、第
２の種類の優先順位回路４４と、第１〜第４の状態検出
回路４００〜４０３と、第１〜第４の出力抑止回路４１
０〜４１３とから成立つ。
図である。第４図において、本発明の優先順位回路は第
１の種類の第１〜第４の優先順位回路４０〜４３と、第
２の種類の優先順位回路４４と、第１〜第４の状態検出
回路４００〜４０３と、第１〜第４の出力抑止回路４１
０〜４１３とから成立つ。
第４図において、第１の種類の第１〜第４の −優先順
位回路４０〜４３に第１図における従来の優先順位回路
と同様な回路構成をしており、第５〜第８の優先順位制
御信号線ＮＰＣ４〜ＮＰＣ７上の制御信号に従って優先
順位を変更できるものである。第１の種類の第１の優先
順位回路４０け＠１の入力信号線束ＮｌＮ０〜ＮｌＮ３
のうち少なくとも一木の信号線の信号の論理値が１であ
る場合、第１〜第４の優先順位制御信号線ＮＰＣＯ〜Ｎ
ＰＣ３上の制御信号により指示された優先順位に基づい
て、最も優先順位が高く、その論理値がＩＫ上セツトれ
ている入力信号線。
位回路４０〜４３に第１図における従来の優先順位回路
と同様な回路構成をしており、第５〜第８の優先順位制
御信号線ＮＰＣ４〜ＮＰＣ７上の制御信号に従って優先
順位を変更できるものである。第１の種類の第１の優先
順位回路４０け＠１の入力信号線束ＮｌＮ０〜ＮｌＮ３
のうち少なくとも一木の信号線の信号の論理値が１であ
る場合、第１〜第４の優先順位制御信号線ＮＰＣＯ〜Ｎ
ＰＣ３上の制御信号により指示された優先順位に基づい
て、最も優先順位が高く、その論理値がＩＫ上セツトれ
ている入力信号線。
に対応する出力の論理値のみを１にする。
同様にして、第１の種類の第２〜第４の優先順位回路４
１〜４３はそれぞれ第２〜第４の入力信号線束ＮｌＮ４
〜ＮｌＮ７ 、ＮｌＮ３〜ＮＩＮＩＩ。
１〜４３はそれぞれ第２〜第４の入力信号線束ＮｌＮ４
〜ＮｌＮ７ 、ＮｌＮ３〜ＮＩＮＩＩ。
ＮｌＮｌ２〜ＮｌＮ１３に対して同様な動作を行う。
第１の状態検出回路４００は第１の入力信号線束ＮｌＮ
０〜ＮｌＮ３のうち、少なくとも１本の信号線上の信号
の論理値が１の場合に論理値１を出力する動作を行うも
のであり、第４図においては４人力形の論理積回路で構
成されている。
０〜ＮｌＮ３のうち、少なくとも１本の信号線上の信号
の論理値が１の場合に論理値１を出力する動作を行うも
のであり、第４図においては４人力形の論理積回路で構
成されている。
同様に、第２〜第４の状態検出回路４０１〜４０３け第
２〜第４の入力信号線束ＮｌＮ４〜ＮｌＮ７゜ＮｌＮ３
〜ＮＩＮＩＩ 、ＮｌＮｌ２〜ＮｌＮ１３に対して第１
の状態検出回路４００と同様な動作を行うもので、同様
の回路構成を有するものである。
２〜第４の入力信号線束ＮｌＮ４〜ＮｌＮ７゜ＮｌＮ３
〜ＮＩＮＩＩ 、ＮｌＮｌ２〜ＮｌＮ１３に対して第１
の状態検出回路４００と同様な動作を行うもので、同様
の回路構成を有するものである。
第２の種類の優先順位回路４４は第１図における従来の
優先順位回路と同様な回路構成を有している。第１〜第
４の状態検出回路４００〜４０３からの出力信号のうち
、少なくともひとつの状態検出回路の出力の論理値が１
の場合には、第５〜第８の優先順位制御信号線ＮＰＣ４
〜ＮＰＣ７上の優先順位決定装置づいて第２の種類の優
先順位回路４４が動作する。すなわち、この場合には最
も優先順位の高い信号の論理値が１であるときに、該当
する状態検出回路か・らの出力信号に対応した出力論理
値が第２の種類の優先順位回路４４により１になる。第
１の出力抑止回路４１０は４個の２人力形論理積ゲート
４５０〜４５３から成立ち、第２の種類の優先順位回路
４４において、第１の状態検出回路４００に対応する出
力論理値が１の場合には、第１の種類の第１の優先順位
回路４０からの４個の出力信号をそのま１第１の出力信
号線束Ｎ０ＵＴＯ〜Ｎ０ＵＴ３へ送出する。いっぽう、
この出力論理値がＯの場合には、第１の種類の第１の優
先順位回路４０からの出力信号に無関係に、第１の出力
信号線束Ｎ０ＵＴＯ〜Ｎ０ＵＴ３の信号の論理値が０に
なる。また、第２〜第４の出力抑止回路４１１〜４１３
＃−１それぞれ第１の種類の第２〜第４の優先順位回
路４１〜４３の出力信号、ならびに＄２の種類の優先順
位回路４４の出力信号に対応し、第１の出力抑止回路４
１０と同様な動作を行うものであり、同様な回路構成を
有している。
優先順位回路と同様な回路構成を有している。第１〜第
４の状態検出回路４００〜４０３からの出力信号のうち
、少なくともひとつの状態検出回路の出力の論理値が１
の場合には、第５〜第８の優先順位制御信号線ＮＰＣ４
〜ＮＰＣ７上の優先順位決定装置づいて第２の種類の優
先順位回路４４が動作する。すなわち、この場合には最
も優先順位の高い信号の論理値が１であるときに、該当
する状態検出回路か・らの出力信号に対応した出力論理
値が第２の種類の優先順位回路４４により１になる。第
１の出力抑止回路４１０は４個の２人力形論理積ゲート
４５０〜４５３から成立ち、第２の種類の優先順位回路
４４において、第１の状態検出回路４００に対応する出
力論理値が１の場合には、第１の種類の第１の優先順位
回路４０からの４個の出力信号をそのま１第１の出力信
号線束Ｎ０ＵＴＯ〜Ｎ０ＵＴ３へ送出する。いっぽう、
この出力論理値がＯの場合には、第１の種類の第１の優
先順位回路４０からの出力信号に無関係に、第１の出力
信号線束Ｎ０ＵＴＯ〜Ｎ０ＵＴ３の信号の論理値が０に
なる。また、第２〜第４の出力抑止回路４１１〜４１３
＃−１それぞれ第１の種類の第２〜第４の優先順位回
路４１〜４３の出力信号、ならびに＄２の種類の優先順
位回路４４の出力信号に対応し、第１の出力抑止回路４
１０と同様な動作を行うものであり、同様な回路構成を
有している。
以上に説明した様に、本発明の優先順位決定装置におい
ては第１〜第４の状態検出回路４００〜４０３と、第２
の種類の優先順位回路４４と、第１〜第４の出力抑止回
路４１０〜４１３とを使用し、第１の種類の第１〜第４
の優先順位回路４０〜４３のそれぞれの出力を単位に分
け、優先＋＋ｉ位の制御を行うわけである。これにより
第１の種類の第１〜第４の優先順位回路４０〜４３のそ
れぞれの系統内の入力数と独立した系統数との積、すな
わち第４図で１ｌ−ｔ１６個の入力に対して優先順位を
変更できる優先順位決定装置を形成している。
ては第１〜第４の状態検出回路４００〜４０３と、第２
の種類の優先順位回路４４と、第１〜第４の出力抑止回
路４１０〜４１３とを使用し、第１の種類の第１〜第４
の優先順位回路４０〜４３のそれぞれの出力を単位に分
け、優先＋＋ｉ位の制御を行うわけである。これにより
第１の種類の第１〜第４の優先順位回路４０〜４３のそ
れぞれの系統内の入力数と独立した系統数との積、すな
わち第４図で１ｌ−ｔ１６個の入力に対して優先順位を
変更できる優先順位決定装置を形成している。
第４図に示す本発明の一実施例においては、第１の種類
の第１〜第４の優先順位回路４０〜４３と第２の種類の
優先順位回路４４とのそれぞれが第１図において説明し
たように、それぞれ４人力以下のＡＮＤゲートとＮＡＮ
Ｄゲートとを使用し、２０個のゲートで構成できる。こ
れにより全体で１２０個のＡＮＤゲートとＮＡＮＤゲー
トとがあれば、１６個の入力の優先１１１位を変更する
機能をもった優先順位決定装置を構成できることになる
。既に説明したような従来の優先順位決定装置を構成す
るのに必要なゲートの数が約７００〜８００個であるの
に対し、本発明に依れば構成に要するハードウェアの鼠
がきわめて少ないことは明白である。また、ゲート段数
に関しては、１６人力でありながら４人力の場合に比べ
て２段しか増加していないのみならず、後段ゲートを駆
動している前段ゲートの数が少ないことから、従来の優
先順位決定装置に比べて入力から出力に至るまでの遅延
時間が大幅に減少できるという利点がある。なお、本発
明の一実施例を示す第４図においては、論理値１を基準
にして入力および出力の存在する状態を、入力状態１お
工び出力状態１として説明したが、一般には入力状態お
よび出力状態は論理値Ｏ１および論理値１のいずれでも
回路を構成できることは当業者にとっては明白である。
の第１〜第４の優先順位回路４０〜４３と第２の種類の
優先順位回路４４とのそれぞれが第１図において説明し
たように、それぞれ４人力以下のＡＮＤゲートとＮＡＮ
Ｄゲートとを使用し、２０個のゲートで構成できる。こ
れにより全体で１２０個のＡＮＤゲートとＮＡＮＤゲー
トとがあれば、１６個の入力の優先１１１位を変更する
機能をもった優先順位決定装置を構成できることになる
。既に説明したような従来の優先順位決定装置を構成す
るのに必要なゲートの数が約７００〜８００個であるの
に対し、本発明に依れば構成に要するハードウェアの鼠
がきわめて少ないことは明白である。また、ゲート段数
に関しては、１６人力でありながら４人力の場合に比べ
て２段しか増加していないのみならず、後段ゲートを駆
動している前段ゲートの数が少ないことから、従来の優
先順位決定装置に比べて入力から出力に至るまでの遅延
時間が大幅に減少できるという利点がある。なお、本発
明の一実施例を示す第４図においては、論理値１を基準
にして入力および出力の存在する状態を、入力状態１お
工び出力状態１として説明したが、一般には入力状態お
よび出力状態は論理値Ｏ１および論理値１のいずれでも
回路を構成できることは当業者にとっては明白である。
（発明の詳細な説明）
本発明には以上説明したよう姉、第１の種類の複数個の
優先順位回路により決定された優先順位を第２の種類の
優先順位回路によってさらに優先順位制御できるように
構成することにより、必要なハードウェアの量と、入力
から出力に至るまでの遅延時間とを大幅に減少しながら
、第１の種類の複数の優先順位回路の入力をすべて機能
させることができる優先＋１１１’１位決定装置を容易
に構成できるという効果がある。
優先順位回路により決定された優先順位を第２の種類の
優先順位回路によってさらに優先順位制御できるように
構成することにより、必要なハードウェアの量と、入力
から出力に至るまでの遅延時間とを大幅に減少しながら
、第１の種類の複数の優先順位回路の入力をすべて機能
させることができる優先＋１１１’１位決定装置を容易
に構成できるという効果がある。
第１図は従来技術による４人力形優先順位決定装置のブ
ロック構成を示す図、第２図は従来技術に依る優先順位
決定装置の入出力間の真理値を示す図、第３図は従来技
術によるｎ入力形優先順位決定装置のブロック構成を示
す図である。 第４図は本発明による１６人力形優先順位決定装置のブ
ロック構成を示す図である。 ３０ 、４０〜４４・・・優先順位回路４１０〜４１３
・・・出力抑止回路 ３１ 、３２・・・切換回路 １０１〜１１２ 、１５０〜１５７ 、４５０〜４６５
・・・ゲート ＩＮＯ〜ＩＮｎ 、ＮｌＮ０−ＮｌＮ１５．０ＵＴＯ〜
０ＵＴｎ 、Ｎ０ＵＴＯ−ＮＯＵＴ１５ 、ｐｃｏ 〜
ＰＣｐ、 、 ＮＰＣｔ 〜ＮＰＣ７、３３、３４・・
・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井ノロ 壽 第１図 第２図 Ｏ： 論理４ａ。 第３図
ロック構成を示す図、第２図は従来技術に依る優先順位
決定装置の入出力間の真理値を示す図、第３図は従来技
術によるｎ入力形優先順位決定装置のブロック構成を示
す図である。 第４図は本発明による１６人力形優先順位決定装置のブ
ロック構成を示す図である。 ３０ 、４０〜４４・・・優先順位回路４１０〜４１３
・・・出力抑止回路 ３１ 、３２・・・切換回路 １０１〜１１２ 、１５０〜１５７ 、４５０〜４６５
・・・ゲート ＩＮＯ〜ＩＮｎ 、ＮｌＮ０−ＮｌＮ１５．０ＵＴＯ〜
０ＵＴｎ 、Ｎ０ＵＴＯ−ＮＯＵＴ１５ 、ｐｃｏ 〜
ＰＣｐ、 、 ＮＰＣｔ 〜ＮＰＣ７、３３、３４・・
・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井ノロ 壽 第１図 第２図 Ｏ： 論理４ａ。 第３図
Claims (1)
- 複数個の入力信号のうちで少なくともひとつが入力状態
である場合に、一対の優先順位制御信号に依って優先順
位の高い入力状態の入力に対応するひとつの出力のみを
出力状態にするための第１の種類の複数の優先順位回路
と、前記第１の種類の複数の優先順倍回路に対応し、前
記入力信号のうちで少なくともひとつが入力状態の場合
に出力を送出するための複数の状態検出回路と、前記複
数の状態検出回路の出力のうちの少なくともひとつが入
力状態である場合に、一対の優先順位制御信号に依って
優先順位の高い入力に対応するひとつの出力のみを出力
状態にするための第２の優先順位回路と、前記第１の種
類の複数の優先順位回路に対応し、前記第１の種類の複
数の優先順位回路の出力を前記第２の優先順位回路の出
力状態に応じて抑止するための複数の出力抑止回路とか
ら構成したことを特徴とする優先順位決定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11959982A JPS599736A (ja) | 1982-07-09 | 1982-07-09 | 優先順位決定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11959982A JPS599736A (ja) | 1982-07-09 | 1982-07-09 | 優先順位決定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS599736A true JPS599736A (ja) | 1984-01-19 |
Family
ID=14765372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11959982A Pending JPS599736A (ja) | 1982-07-09 | 1982-07-09 | 優先順位決定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS599736A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63158360A (ja) * | 1986-12-19 | 1988-07-01 | Honda Motor Co Ltd | 内燃機関用金属ガスケツト |
-
1982
- 1982-07-09 JP JP11959982A patent/JPS599736A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63158360A (ja) * | 1986-12-19 | 1988-07-01 | Honda Motor Co Ltd | 内燃機関用金属ガスケツト |
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