JPH02301827A - 論理合成ネツトワーク - Google Patents
論理合成ネツトワークInfo
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- JPH02301827A JPH02301827A JP2114933A JP11493390A JPH02301827A JP H02301827 A JPH02301827 A JP H02301827A JP 2114933 A JP2114933 A JP 2114933A JP 11493390 A JP11493390 A JP 11493390A JP H02301827 A JPH02301827 A JP H02301827A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/507—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、一般に、論理合成ネットワークの分野に関し
、より具体的には、加算器などの組合せネットワークの
設計に関する。
、より具体的には、加算器などの組合せネットワークの
設計に関する。
Ｂ、従来の技術
］ンピュータ・プログラミングがより精巧になるにつれ
て、加算器、乗算器などの基本的論理組合せネットワー
クに課される性能要求も増大してきている。一般に、こ
れらの要求は、最新のトランジスタ処理技術を利用して
スイッチング遅延を減少させることにより満たされてい
る。しかし、論理的に合成すべきビット数が増加するに
つれて、この解決方法は不適当になってくる。したがっ
て、これらの基本的論理ネットワークの設計に新たな重
点が置かれるようになった。
て、加算器、乗算器などの基本的論理組合せネットワー
クに課される性能要求も増大してきている。一般に、こ
れらの要求は、最新のトランジスタ処理技術を利用して
スイッチング遅延を減少させることにより満たされてい
る。しかし、論理的に合成すべきビット数が増加するに
つれて、この解決方法は不適当になってくる。したがっ
て、これらの基本的論理ネットワークの設計に新たな重
点が置かれるようになった。
特に注目されている１つの設計因子は、論理合成アルゴ
リズム内で当然に発生する待機状態によって生ずる遅延
の減少である。たとえば、従来の加算器では、加算すべ
き所与のビット対に対する最終和ビットは、仮相ビット
を、先行するビット対からの桁上げビットと組み合わせ
ることによって生成される。設計者が、仮相ビットを生
成する論理回路部分の速度を最適化しようとしても、論
理回路が、最終和を生成するために桁上げビットの生成
を待たなければならない場合には、その努力は無駄にな
る。
リズム内で当然に発生する待機状態によって生ずる遅延
の減少である。たとえば、従来の加算器では、加算すべ
き所与のビット対に対する最終和ビットは、仮相ビット
を、先行するビット対からの桁上げビットと組み合わせ
ることによって生成される。設計者が、仮相ビットを生
成する論理回路部分の速度を最適化しようとしても、論
理回路が、最終和を生成するために桁上げビットの生成
を待たなければならない場合には、その努力は無駄にな
る。
したがって、論理回路が、最終和を生成するために各ビ
ット対に対する桁上げビットの生成を待たなくてよい設
計がいくつか提案されている。米国特許第４５７３１３
７号明細書では、加算すべき各ビット対に対して２つの
仮相の項が生成される。第１の仮相は０のキャリー・イ
ンを仮定して生成され、第２の仮相は１のキャリー ・
インを仮定して生成される。次に実際のキャリー・イン
信号を使って、２つの仮相のいずれかを選択する。
ット対に対する桁上げビットの生成を待たなくてよい設
計がいくつか提案されている。米国特許第４５７３１３
７号明細書では、加算すべき各ビット対に対して２つの
仮相の項が生成される。第１の仮相は０のキャリー・イ
ンを仮定して生成され、第２の仮相は１のキャリー ・
インを仮定して生成される。次に実際のキャリー・イン
信号を使って、２つの仮相のいずれかを選択する。
このように、上記特許では、和の項を生成するために、
桁上げ信号を受は取るまで待つのではなく、先行するビ
ット対からのキャリー・イン・ビットによって仮相を生
成し、選択する。これによって、上記の待機時間が減少
する。
桁上げ信号を受は取るまで待つのではなく、先行するビ
ット対からのキャリー・イン・ビットによって仮相を生
成し、選択する。これによって、上記の待機時間が減少
する。
待機状態によって生ずる遅延を減少させる別の方法は、
米国特許第４７０７８００号明細書に開示されている。
米国特許第４７０７８００号明細書に開示されている。
この特許では、１つのピッｌ−７ｉからのキャリー・イ
ンを使って、他の複数のビット対に対する桁上げを選択
する。最下位ビット対に対しては、キャリー・アウトが
生成される。下から２番目のビット対に対しては、キャ
リー・インを１と仮定して第１の仮キャリー・アウトが
生成され、キャリー・インを０と仮定して第２の仮キャ
リー・アウトが生成される。次に、これらの仮相上げ信
号が、加算すべき上から２番目のビット対に対する仮相
」二げ生成器に供給され、以下同様にして、すべての仮
相上げが、最下位ビット対からのキャリー・アウトの状
態に基づくものになる。
ンを使って、他の複数のビット対に対する桁上げを選択
する。最下位ビット対に対しては、キャリー・アウトが
生成される。下から２番目のビット対に対しては、キャ
リー・インを１と仮定して第１の仮キャリー・アウトが
生成され、キャリー・インを０と仮定して第２の仮キャ
リー・アウトが生成される。次に、これらの仮相上げ信
号が、加算すべき上から２番目のビット対に対する仮相
」二げ生成器に供給され、以下同様にして、すべての仮
相上げが、最下位ビット対からのキャリー・アウトの状
態に基づくものになる。
次に最下位ビット対からの実際のキャリー・アウトを使
って、各ビット対に対する正しい仮キャリー・アウトを
選択する。次に選択された仮相」二げ信号が、各ビット
対に対する仮相の項と組み合わされて、各ビット対に対
する最終和の項が生成される。
って、各ビット対に対する正しい仮キャリー・アウトを
選択する。次に選択された仮相」二げ信号が、各ビット
対に対する仮相の項と組み合わされて、各ビット対に対
する最終和の項が生成される。
待機状態削減のためのその他の技法は、米国特許第４７
６３２９５号明細書（選択を用いて桁」二げルック・ア
ヘッド方式における効率を向」ニさせる）、及びフリー
マン（Ｆｒｅｅｍａｎ ）の論文「検査済み桁上げ選択
加算器（Ｃｈｅｃｋｅｄ Ｃａｒｒｙ ５ｅｌｅｃｔＡ
ｄｄｅｒ）Ｊ 、Ｉ ＢＭテクニカル・ディスクロージ
ャ・プルテン（ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ）、Ｖｏｌ、１３、Ｎ
ｏ、６ （１９７０年１１月）、ｐｐ、１５０４−１５
０５ （第１ビツトに対する実際のキャリー・インを使
って、後続のビットに対して生成される仮相を選択する
）に開示されている。
６３２９５号明細書（選択を用いて桁」二げルック・ア
ヘッド方式における効率を向」ニさせる）、及びフリー
マン（Ｆｒｅｅｍａｎ ）の論文「検査済み桁上げ選択
加算器（Ｃｈｅｃｋｅｄ Ｃａｒｒｙ ５ｅｌｅｃｔＡ
ｄｄｅｒ）Ｊ 、Ｉ ＢＭテクニカル・ディスクロージ
ャ・プルテン（ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ）、Ｖｏｌ、１３、Ｎ
ｏ、６ （１９７０年１１月）、ｐｐ、１５０４−１５
０５ （第１ビツトに対する実際のキャリー・インを使
って、後続のビットに対して生成される仮相を選択する
）に開示されている。
上記の各設計は、確かに待機状態を最小にすることによ
って処理速度を増大させるが、当然に発生する待機状態
をすべて最小にすることによって最適結果をもたらすわ
けではない。同時に、はとんどの従来技術の方法は、Ａ
ＮＤ１０Ｒ回路を使って、和の項及び桁上げ項を生成す
るもので、ＮＡＮＤ／ＮＯＲ技法を使用してデバイス数
を最小にしインバータ段を省略することにより遅延をな
くすものではなかった（ＮＡＮＤ／ＮＯＲ技法を利用し
たＡＬＵ設計の例については、米国特許第４７６６５６
５号明細書を参照されたい）。
って処理速度を増大させるが、当然に発生する待機状態
をすべて最小にすることによって最適結果をもたらすわ
けではない。同時に、はとんどの従来技術の方法は、Ａ
ＮＤ１０Ｒ回路を使って、和の項及び桁上げ項を生成す
るもので、ＮＡＮＤ／ＮＯＲ技法を使用してデバイス数
を最小にしインバータ段を省略することにより遅延をな
くすものではなかった（ＮＡＮＤ／ＮＯＲ技法を利用し
たＡＬＵ設計の例については、米国特許第４７６６５６
５号明細書を参照されたい）。
Ｃ発明が解決しようとする課題
論理合成ネットワークの技術分野では、デバイス数を最
小にし信号生成速度を最大にする回路技術を利用しなが
ら、和ビット及び桁上げビット生成に伴うすべての待機
状態をさらに最小にすることが求められている。
小にし信号生成速度を最大にする回路技術を利用しなが
ら、和ビット及び桁上げビット生成に伴うすべての待機
状態をさらに最小にすることが求められている。
００課題を解決するための手段
当技術分野における上記及びその他の必要性は、複数の
仮選択連鎖を利用する論理合成ネットワークによって実
現される。このネットワークは、それぞれのビット対に
対して、先行ビット対からのキャリー・インを低と仮定
して第１グループの仮和信号及び仮相上げ信号を生成し
、先行ビット対からのキャリー・インを高と仮定して第
２グループの仮和信号及び仮相上げ信号を生成するため
の第１手段、第１論理状態である最下位ビット対からの
桁上げ信号の関数として、最下位ビット対以外のすべて
のビット対に対する仮和信号と仮相上げ信号の間で選択
を行なうための第１セレクタ連鎖、第２論理状態である
最下位ビット対からの桁上げ信号の関数として、最下位
ビット対以外のすべてのビット対に対する仮和信号と仮
相上げ信号の間で選択を行なうための第２セレクタ連鎖
、最下位ビット対に対するキャリー・イン信号を制御入
力として受は取り、それぞれのビット対に対して当該の
第１仮和信号と第２仮和信号のどちらかを選択すること
により、実際の和を選択する和発生器、及び最下位ビッ
ト対に対するキャリー・インを制御入力として受は取り
、第１及び第２仮選択連鎖の最終メンバの出力間の選択
を行なうことにより、最上位ビット対に対する実際のキ
ャリー・アウトを選択する桁上げ信号発生器を含む。
仮選択連鎖を利用する論理合成ネットワークによって実
現される。このネットワークは、それぞれのビット対に
対して、先行ビット対からのキャリー・インを低と仮定
して第１グループの仮和信号及び仮相上げ信号を生成し
、先行ビット対からのキャリー・インを高と仮定して第
２グループの仮和信号及び仮相上げ信号を生成するため
の第１手段、第１論理状態である最下位ビット対からの
桁上げ信号の関数として、最下位ビット対以外のすべて
のビット対に対する仮和信号と仮相上げ信号の間で選択
を行なうための第１セレクタ連鎖、第２論理状態である
最下位ビット対からの桁上げ信号の関数として、最下位
ビット対以外のすべてのビット対に対する仮和信号と仮
相上げ信号の間で選択を行なうための第２セレクタ連鎖
、最下位ビット対に対するキャリー・イン信号を制御入
力として受は取り、それぞれのビット対に対して当該の
第１仮和信号と第２仮和信号のどちらかを選択すること
により、実際の和を選択する和発生器、及び最下位ビッ
ト対に対するキャリー・インを制御入力として受は取り
、第１及び第２仮選択連鎖の最終メンバの出力間の選択
を行なうことにより、最上位ビット対に対する実際のキ
ャリー・アウトを選択する桁上げ信号発生器を含む。
Ｅ、実施例
第１図の回路ブロック・ダイアダラムを参照しながら、
本発明のさまざまな構造、動作、及び特徴について説明
する。本発明の好ましい実施例では、実行すべき論理機
能は加算である。しかし、後述するように、本発明は、
項の加算を含むいかなる種類の論理機能（たとえば乗算
）を提供するのにも利用できることを理解されたい。
本発明のさまざまな構造、動作、及び特徴について説明
する。本発明の好ましい実施例では、実行すべき論理機
能は加算である。しかし、後述するように、本発明は、
項の加算を含むいかなる種類の論理機能（たとえば乗算
）を提供するのにも利用できることを理解されたい。
第１図に示した本発明において、２つの４ビツト・ワー
ドＡとＢを加算するものとする。Ａ及びＢの同じ位置（
すなわち「桁」）をもつビットを、今後それぞれ「ビッ
ト対」と呼ぶことにする。すなわち、ビットＡＯ及びＢ
Ｏは第１ビツト対、Ａ１及びＢ１は第２ビツト対、Ａ２
及びＢ２は第３ビツト対、Ａ３及びＢ３は第４ビツト対
である。
ドＡとＢを加算するものとする。Ａ及びＢの同じ位置（
すなわち「桁」）をもつビットを、今後それぞれ「ビッ
ト対」と呼ぶことにする。すなわち、ビットＡＯ及びＢ
Ｏは第１ビツト対、Ａ１及びＢ１は第２ビツト対、Ａ２
及びＢ２は第３ビツト対、Ａ３及びＢ３は第４ビツト対
である。
これらの対は、昇順に並んでいる。したがって、ＡＯ−
ＢＯ対は最下位（１のビット）、Ａｌ−Ｂ１対は下から
２番目（１０のビット）であり、以下同様である。それ
ぞれのビット対は、当該の信号発生器１０．１２．１４
．１６へのオペランド入力を形成している。これらの信
号発生器の目的は、各ビット対に対する複数の仮和信号
及び仮相」二げ信号を生成することである。これらの信
号発生器の構造及び動作については、後で信号発生器ブ
ロックに対する特定の回路である信号発生器１０に関し
て詳細に説明する。
ＢＯ対は最下位（１のビット）、Ａｌ−Ｂ１対は下から
２番目（１０のビット）であり、以下同様である。それ
ぞれのビット対は、当該の信号発生器１０．１２．１４
．１６へのオペランド入力を形成している。これらの信
号発生器の目的は、各ビット対に対する複数の仮和信号
及び仮相」二げ信号を生成することである。これらの信
号発生器の構造及び動作については、後で信号発生器ブ
ロックに対する特定の回路である信号発生器１０に関し
て詳細に説明する。
各信号発生器は、入力として大カビット対を受は取るＮ
ＡＮＤゲート１０２、入力として入カビット対を受は取
るＮＯＲ’７’−） １０４、ＮＡＮＤ １０２の出力
を受は取るインバータ１０６、Ｎ０Ｒ１０４の出力を受
は取るインバータ１０８、入力としてインバータ１０６
及びＮ０Ｒ１０４の出力を受は取るＮＯＲ’７’−）
１１０、及びＮ０Ｒ１１０の出力を受は取るインバータ
１１２を含む。上記の各回路素子の出力は、それぞれ信
号発生器からの６つの出力信号のうちの１つを提供する
。
ＡＮＤゲート１０２、入力として入カビット対を受は取
るＮＯＲ’７’−） １０４、ＮＡＮＤ １０２の出力
を受は取るインバータ１０６、Ｎ０Ｒ１０４の出力を受
は取るインバータ１０８、入力としてインバータ１０６
及びＮ０Ｒ１０４の出力を受は取るＮＯＲ’７’−）
１１０、及びＮ０Ｒ１１０の出力を受は取るインバータ
１１２を含む。上記の各回路素子の出力は、それぞれ信
号発生器からの６つの出力信号のうちの１つを提供する
。
第１表には、異なる論理状態のＡ及びＢを加えることに
よって生成される当該の和ビットとキャリー・アウト・
ビット、及び当該のＯ及び１のキャリー・イン信号を示
す。第１表にはまた、Ａ信号及びＢ信号のそれぞれの組
合せに対応するＮ０Ｒ１０４及びＮＯＲ１０４の出力も
示す。
よって生成される当該の和ビットとキャリー・アウト・
ビット、及び当該のＯ及び１のキャリー・イン信号を示
す。第１表にはまた、Ａ信号及びＢ信号のそれぞれの組
合せに対応するＮ０Ｒ１０４及びＮＯＲ１０４の出力も
示す。
第１表
キャリー・ 和 キャリー・ ＮＡＲＤ
ＮＯＲＮＯＲ八 旦 イン−−アク） １０
２ １．０４ ↓↓ｑ１００１．０１０１ １１．００１０００ １０１０１１．０１ ＡとＢのＮＡＮＤ （ＮＡＮＤ １０２）は、キャリー
・インがＯの場合にキャリー・アウトの反転値を与え、
ＡとＢのＮＯＲ（ＮＯＲ１０４）は、キャリー・インが
１の場合にキャリー・アウトの反転値であることに注意
されたい。したがって、インバータ１０６は、キャリー
・インがＯの場合に真のキャリー・アウトを提供し、イ
ンバータ１０８は、キャリー・インが１の場合に真のキ
ャリー・アウトを提供する。
ＮＯＲＮＯＲ八 旦 イン−−アク） １０
２ １．０４ ↓↓ｑ１００１．０１０１ １１．００１０００ １０１０１１．０１ ＡとＢのＮＡＮＤ （ＮＡＮＤ １０２）は、キャリー
・インがＯの場合にキャリー・アウトの反転値を与え、
ＡとＢのＮＯＲ（ＮＯＲ１０４）は、キャリー・インが
１の場合にキャリー・アウトの反転値であることに注意
されたい。したがって、インバータ１０６は、キャリー
・インがＯの場合に真のキャリー・アウトを提供し、イ
ンバータ１０８は、キャリー・インが１の場合に真のキ
ャリー・アウトを提供する。
さらに、Ａの反転値とＮＯＲ１０４の出力とのＮＯＲ（
ＮＯＲ１１０）は、キャリー・インが１の場合にＡとＢ
の和の反転値であることに留意されたい。したがって、
インバータ１１２は、キャリー・インがＯの場合にＡと
Ｂの和の反転値を出力する。
ＮＯＲ１１０）は、キャリー・インが１の場合にＡとＢ
の和の反転値であることに留意されたい。したがって、
インバータ１１２は、キャリー・インがＯの場合にＡと
Ｂの和の反転値を出力する。
第２表に、信号発生器内の機能ブロックの出力を要約し
、それらの出力の名前をリストする。
、それらの出力の名前をリストする。
第２表
回路ブロック 別置 出力名ＨＡＮＤ
１０２ 反転されたキャリー・アウト、
ＣＭ（０）０のキャリー・イン ＩＮＶ １０６ 真ツキヤリ−・アウト、
Ｃ（０）０のキャリー・イン ＮＯＲ１０４反転されたキャリー・アウト、 ＣＮ
（１）１のキャリー・イン ＩＮＶ １０８ 真のキャリ−−７つ）、
Ｃ（１）］のキャリー・イン ＮＯＲ１１０反転された和出力、 ５Ｎ（１）１のキ
ャリー・イン ＩＮＶ １１２ 反転された和出力、 ５Ｎ（０
）０のキャリー・イン 信号発生器によって発生される上記信号は「仮」信号で
ある。言い換えれば、上記信号は、桁」二げ信号及び和
信号として直接には使用されない。なぜなら、それらの
信号の論理レベルは、当該のビット対に対するキャリー
・イン信号の論理状態に依存するからである。本発明で
は、最下位ビット対に対するキャリー・イン信号の状態
を利用して、信号発生器によって発生される仮信号のう
ちから最終和信号及び最終桁上げ信号を選択するための
、別の論理回路が提供される。
１０２ 反転されたキャリー・アウト、
ＣＭ（０）０のキャリー・イン ＩＮＶ １０６ 真ツキヤリ−・アウト、
Ｃ（０）０のキャリー・イン ＮＯＲ１０４反転されたキャリー・アウト、 ＣＮ
（１）１のキャリー・イン ＩＮＶ １０８ 真のキャリ−−７つ）、
Ｃ（１）］のキャリー・イン ＮＯＲ１１０反転された和出力、 ５Ｎ（１）１のキ
ャリー・イン ＩＮＶ １１２ 反転された和出力、 ５Ｎ（０
）０のキャリー・イン 信号発生器によって発生される上記信号は「仮」信号で
ある。言い換えれば、上記信号は、桁」二げ信号及び和
信号として直接には使用されない。なぜなら、それらの
信号の論理レベルは、当該のビット対に対するキャリー
・イン信号の論理状態に依存するからである。本発明で
は、最下位ビット対に対するキャリー・イン信号の状態
を利用して、信号発生器によって発生される仮信号のう
ちから最終和信号及び最終桁上げ信号を選択するための
、別の論理回路が提供される。
上記の仮和信号及び仮桁上げ信号は、当該のビット対に
対してその入力時に各信号発生器によって発生される。
対してその入力時に各信号発生器によって発生される。
たとえば、信号発生器１２は、Ａ１とＢ１の対などにつ
いて示した６つの出力信号を発生する。最下位ビット対
ＡＯ１ＢＯに結合された信号発生器１０の場合、仮和信
号ＳＮ （１）、ＳＮ （０）は、和発生器４０に直接
結合される。
いて示した６つの出力信号を発生する。最下位ビット対
ＡＯ１ＢＯに結合された信号発生器１０の場合、仮和信
号ＳＮ （１）、ＳＮ （０）は、和発生器４０に直接
結合される。
和発生器の機能は、後で説明する。信号発生器１０から
のＣＮ （０）仮桁上げ信号及びＣ（０）仮桁上げ信号
は、第１仮和／桁上げ選択連鎖２０に送られ、信号発生
器１０からのＣＮ（１）信号及びＣ（１）信号は、第２
仮和／桁上げ選択連鎖３０に送られる。仮相７桁上げ選
択連鎖２０及び３０（以後、「仮選択連鎖」と呼ぶ）に
ついては、後でもっと詳しく説明する。
のＣＮ （０）仮桁上げ信号及びＣ（０）仮桁上げ信号
は、第１仮和／桁上げ選択連鎖２０に送られ、信号発生
器１０からのＣＮ（１）信号及びＣ（１）信号は、第２
仮和／桁上げ選択連鎖３０に送られる。仮相７桁上げ選
択連鎖２０及び３０（以後、「仮選択連鎖」と呼ぶ）に
ついては、後でもっと詳しく説明する。
残りの和発生器１２．１４、及び１６では、すべての坂
出力信号が、第１及び第２仮選択連鎖に送られる。
出力信号が、第１及び第２仮選択連鎖に送られる。
第２図は、第１図の回路ブロック２２Ａ、３２Ａ１及び
４２の詳細なブロック・ダイアダラムである。回路ブロ
ック２２Ａは、第１仮選択連鎖２０の第１の和セレクタ
であり、回路ブロック３２Ａは、第２仮選択連鎖３０の
第１の和セレクタである。回路ブロック４２は、信号発
生器１２のための和発生器である。和セレクタの目的は
、第１信号発生器１０からの仮キャリー・アウト信号の
関数として、適切な仮相を和発生器に渡すことである。
４２の詳細なブロック・ダイアダラムである。回路ブロ
ック２２Ａは、第１仮選択連鎖２０の第１の和セレクタ
であり、回路ブロック３２Ａは、第２仮選択連鎖３０の
第１の和セレクタである。回路ブロック４２は、信号発
生器１２のための和発生器である。和セレクタの目的は
、第１信号発生器１０からの仮キャリー・アウト信号の
関数として、適切な仮相を和発生器に渡すことである。
各回路ブロックは、２対の並列なＮ及びＰ電界効果トラ
ンジスタを含む。各対のデバイスのゲート電極は、逆の
桁上げ入力に結合されている。ブロック２２Ａでは、第
１のＮデバイスＴＩＮのゲート電極が、桁」二げ信号Ｃ
（０）に結合され、第１のＰデバイスＴＩＰのゲート電
極が、桁」二げ信号ＣＮ （０）に結合されている。ど
ちらのデバイスも仮相ＳＮ （０）を受は取る。同様に
、デバイスＴ２ＮのゲートはＣＮ （０）に結合され、
デバイスＴ２ＰのゲートはＣ（０）に結合されている。
ンジスタを含む。各対のデバイスのゲート電極は、逆の
桁上げ入力に結合されている。ブロック２２Ａでは、第
１のＮデバイスＴＩＮのゲート電極が、桁」二げ信号Ｃ
（０）に結合され、第１のＰデバイスＴＩＰのゲート電
極が、桁」二げ信号ＣＮ （０）に結合されている。ど
ちらのデバイスも仮相ＳＮ （０）を受は取る。同様に
、デバイスＴ２ＮのゲートはＣＮ （０）に結合され、
デバイスＴ２ＰのゲートはＣ（０）に結合されている。
どちらのデバイスも仮相５Ｎ（１）を受は取る。
並列なＮデバイス及びＰデバイスは、伝送ゲートとして
利用される。すなわち、Ｎデバイスのゲート電極が高電
圧にあり、かつＰデバイスのゲート電極が低電圧にある
時、それぞれのソース／ドレイン電極にある電圧がトラ
ンジスタに渡される（伝送される）。Ｎデバイス及びＰ
デバイスは、トランジスタを通る伝送の際にしきい値降
下を失わないようにするために使用される。すなわち、
高電圧は、Ｐデバイスを通過する時、しきい値降下を失
わず、低電圧は、Ｎデバイスを通過する時、しきい値降
下を失わない。（後で詳しく説明するように）仮信号は
、多数の伝送ゲートを通過するので、この特徴は重要で
ある。しきい値損失が各通過中に発生できるなら、論理
回路を通る信号レベルは相当劣化することになる。
利用される。すなわち、Ｎデバイスのゲート電極が高電
圧にあり、かつＰデバイスのゲート電極が低電圧にある
時、それぞれのソース／ドレイン電極にある電圧がトラ
ンジスタに渡される（伝送される）。Ｎデバイス及びＰ
デバイスは、トランジスタを通る伝送の際にしきい値降
下を失わないようにするために使用される。すなわち、
高電圧は、Ｐデバイスを通過する時、しきい値降下を失
わず、低電圧は、Ｎデバイスを通過する時、しきい値降
下を失わない。（後で詳しく説明するように）仮信号は
、多数の伝送ゲートを通過するので、この特徴は重要で
ある。しきい値損失が各通過中に発生できるなら、論理
回路を通る信号レベルは相当劣化することになる。
動作においては、さし当たり、仮積上げＣ（０）が高と
仮定する。これは、仮積」ユげＣＮ （０）が低である
ことを意味する。したがって、デバイスＴＩＮ及びＴＩ
Ｐはオンになり、デバイスＴ２Ｎ及びＴ２Ｐはオフにな
る。仮和信号ＳＮ （０）はＴＩＮ及びＴＩＰを通過し
、一方、仮和信号５Ｎ（１）はデバイスＴ２Ｎ及びＴ２
Ｐによって出力から分離される。このようにして、適切
な仮和信号がデータ・セレクタに渡される。同様にして
、デバイスＴ３Ｎ１Ｔ３Ｐ、Ｔ４Ｎ１Ｔ４Ｐは、仮積上
げ信号Ｃ（１）及びその補信号ＣＮ（１）の状態に応じ
て、適切な仮和信号を伝播する。
仮定する。これは、仮積」ユげＣＮ （０）が低である
ことを意味する。したがって、デバイスＴＩＮ及びＴＩ
Ｐはオンになり、デバイスＴ２Ｎ及びＴ２Ｐはオフにな
る。仮和信号ＳＮ （０）はＴＩＮ及びＴＩＰを通過し
、一方、仮和信号５Ｎ（１）はデバイスＴ２Ｎ及びＴ２
Ｐによって出力から分離される。このようにして、適切
な仮和信号がデータ・セレクタに渡される。同様にして
、デバイスＴ３Ｎ１Ｔ３Ｐ、Ｔ４Ｎ１Ｔ４Ｐは、仮積上
げ信号Ｃ（１）及びその補信号ＣＮ（１）の状態に応じ
て、適切な仮和信号を伝播する。
上記の動作の結果として、和セレクタ２２Ａは、仮和信
号ＳＮ （０）または５Ｎ（１）を和発生器の入力線Ｄ
ＳＩに渡し、和セレクタ３２Ａは、仮和信号ＳＮ （０
）または５Ｎ（１）を和発生器の入力線ＤＳＩＡに渡す
。和発生器４２は、最下位ビット位置（すなわち、ビッ
ト対ＡＯ，ＢＯ）への入力である実際の桁上げ入力ＣＩ
、ＣＮＩを受は取る点以外は、和セレクタと同様に動作
する。
号ＳＮ （０）または５Ｎ（１）を和発生器の入力線Ｄ
ＳＩに渡し、和セレクタ３２Ａは、仮和信号ＳＮ （０
）または５Ｎ（１）を和発生器の入力線ＤＳＩＡに渡す
。和発生器４２は、最下位ビット位置（すなわち、ビッ
ト対ＡＯ，ＢＯ）への入力である実際の桁上げ入力ＣＩ
、ＣＮＩを受は取る点以外は、和セレクタと同様に動作
する。
すなわち、和発生器４２は、その両入力端で、仮定した
いずれかの極性の桁」二げに対する仮相入力を受は取り
、実際のキャリー・イン信号の極性に従って、これらの
２つの入力のいずれかを選択する。
いずれかの極性の桁」二げに対する仮相入力を受は取り
、実際のキャリー・イン信号の極性に従って、これらの
２つの入力のいずれかを選択する。
この動作は、次のように説明することができる。
実際のキャリー・インＣＩが低（したがってＣＮＩが高
）であると仮定する。デバイスＴ５Ｎ１Ｔ５Ｐはオフに
なり、仮相ＳＮ （０）が出力から分離される。デバイ
スＴ６Ｎ、ＴＯＰは高になり、仮信号ＳＮ （１）を通
過させる。このようにして、和発生器４２は、実際のキ
ャリー・イン信号ＣＩ、ＣＮＩに対する適切な仮信号５
Ｎ（１）を選択した。次に、この信号がインバータ４．
２ Ａを介して緩衝記憶され、その結果、真の和Ｓ１が
インバータの出力端で得られる。
）であると仮定する。デバイスＴ５Ｎ１Ｔ５Ｐはオフに
なり、仮相ＳＮ （０）が出力から分離される。デバイ
スＴ６Ｎ、ＴＯＰは高になり、仮信号ＳＮ （１）を通
過させる。このようにして、和発生器４２は、実際のキ
ャリー・イン信号ＣＩ、ＣＮＩに対する適切な仮信号５
Ｎ（１）を選択した。次に、この信号がインバータ４．
２ Ａを介して緩衝記憶され、その結果、真の和Ｓ１が
インバータの出力端で得られる。
第１仮選択連鎖２０の第１和セレクタ２２Ａの上記と同
様の動作を、和セレクタ２４Ａ及び２６Ａもそれぞれ信
号発生器１４及び１６への当該のビット対入力に対して
行なう。同様に、第２仮選択連鎖３０の第１和セレクタ
３２Ａと同様の動作を、和セレクタ３４Ａ及び３６Ａも
当該のビット対に対して行なう。和発生器４０．４２．
４４．４６はそれぞれ、最下位ビット対に対する同じ元
のＣ１１ＣＮＩ桁上げ信号を受は取り、上記の和発生器
４２と同じように動作することに留意されたい。
様の動作を、和セレクタ２４Ａ及び２６Ａもそれぞれ信
号発生器１４及び１６への当該のビット対入力に対して
行なう。同様に、第２仮選択連鎖３０の第１和セレクタ
３２Ａと同様の動作を、和セレクタ３４Ａ及び３６Ａも
当該のビット対に対して行なう。和発生器４０．４２．
４４．４６はそれぞれ、最下位ビット対に対する同じ元
のＣ１１ＣＮＩ桁上げ信号を受は取り、上記の和発生器
４２と同じように動作することに留意されたい。
以上、実際の和ビットの発生について説明した。
次に第１図を参照しながら、実際の桁上げビットの発生
について説明する。前述のように、第１信号発生器１０
からの仮積上げ信号Ｃ（０）及びＣＮ（０）は第１仮選
択連鎖２０に送られ、第１信号発生器１０からの仮積上
げ信号Ｃ（１）及びＣＮ（１）は第２仮選択連鎖３０に
送られる。これらの桁上げ信号は、和セレクタへの入力
として働くことに加えて、それぞれ、第１仮選択連鎖２
０の桁」二げセレクタ２２Ｂと２２０１及び第２仮選択
連鎖３０の桁上げセレクタ３２Ｂと３２Ｃにも送られる
。桁上げセレクタは、和セレクタと同様に、当該の仮選
択連鎖の先行メンバからの桁」二げ信号の状態に応じて
、適切な桁上げ入力をパスする。
について説明する。前述のように、第１信号発生器１０
からの仮積上げ信号Ｃ（０）及びＣＮ（０）は第１仮選
択連鎖２０に送られ、第１信号発生器１０からの仮積上
げ信号Ｃ（１）及びＣＮ（１）は第２仮選択連鎖３０に
送られる。これらの桁上げ信号は、和セレクタへの入力
として働くことに加えて、それぞれ、第１仮選択連鎖２
０の桁」二げセレクタ２２Ｂと２２０１及び第２仮選択
連鎖３０の桁上げセレクタ３２Ｂと３２Ｃにも送られる
。桁上げセレクタは、和セレクタと同様に、当該の仮選
択連鎖の先行メンバからの桁」二げ信号の状態に応じて
、適切な桁上げ入力をパスする。
次に、第３図を参照しながら、仮選択連鎖の桁上げ選択
ブロックの動作について説明する。第３図は、桁上げ選
択メンバ２２Ｂ、２２０１２４Ｂ。
ブロックの動作について説明する。第３図は、桁上げ選
択メンバ２２Ｂ、２２０１２４Ｂ。
２４Ｃの詳細な実施態様を示している。各メンバは、仮
相セレクタ及び和発生器と同様に、２対のＮ及びＰパス
・デバイスから構成されていることに留意されたい。桁
上げ選択メンバ２２Ｂは、そのゲートが信号発生器１０
からの仮相上げ入力線Ｃ（０）に結合されている１個の
ＮデバイスＴ１０Ｎ１及びそのゲートが仮相上げ入力線
ＣＮ （０）に結合されている１個のＰデバイスＴｌ０
Ｐを仔する。どちらのデバイスも、信号発生器１２から
の仮相上げ入力線Ｃ（１）に結合されている。同様に、
Ｔ１１Ｎのゲートは、信号発生器１０からのＣＮ （０
）に結合され、ＴＩ ＩＰのゲートは、信号発生器１０
からのＣ（０）に結合されている。
相セレクタ及び和発生器と同様に、２対のＮ及びＰパス
・デバイスから構成されていることに留意されたい。桁
上げ選択メンバ２２Ｂは、そのゲートが信号発生器１０
からの仮相上げ入力線Ｃ（０）に結合されている１個の
ＮデバイスＴ１０Ｎ１及びそのゲートが仮相上げ入力線
ＣＮ （０）に結合されている１個のＰデバイスＴｌ０
Ｐを仔する。どちらのデバイスも、信号発生器１２から
の仮相上げ入力線Ｃ（１）に結合されている。同様に、
Ｔ１１Ｎのゲートは、信号発生器１０からのＣＮ （０
）に結合され、ＴＩ ＩＰのゲートは、信号発生器１０
からのＣ（０）に結合されている。
どちらのデバイスも、データ発生器１２からの仮相上げ
入力線Ｃ（０）に結合されている。動作に際しては、発
生器１０からのＣ（０）が高で、ＣＮ（０）が低の場合
、デバイスＴｌ０Ｎ及びＴ１０Ｐはオンになり、Ｔ１１
Ｎ及びＴ１１Ｐはオフになる。したがって、桁上げ発生
器２２Ｂは、信号発生器１２からの桁上げ人力Ｃ（１）
を通過させる。同様に、Ｃ（０）が高の場合は、デバイ
スＴ１２Ｎ及びＴ１２Ｐはオンになり、デバイスＴ１３
Ｎ及びＴ１３Ｐはオフになって、桁」二げ発生器２２Ｇ
は信号発生器１２からの桁上げ入力ＣＮ（１）を通過さ
せる。これらの信号（２２ＢからのＣ（１） 、２２Ｇ
からのＣＮ （１））は、第１仮選択連鎖内の次の１組
の桁上げ発生器２４Ｂ１２４Ｃへの桁上げ入力となる。
入力線Ｃ（０）に結合されている。動作に際しては、発
生器１０からのＣ（０）が高で、ＣＮ（０）が低の場合
、デバイスＴｌ０Ｎ及びＴ１０Ｐはオンになり、Ｔ１１
Ｎ及びＴ１１Ｐはオフになる。したがって、桁上げ発生
器２２Ｂは、信号発生器１２からの桁上げ人力Ｃ（１）
を通過させる。同様に、Ｃ（０）が高の場合は、デバイ
スＴ１２Ｎ及びＴ１２Ｐはオンになり、デバイスＴ１３
Ｎ及びＴ１３Ｐはオフになって、桁」二げ発生器２２Ｇ
は信号発生器１２からの桁上げ入力ＣＮ（１）を通過さ
せる。これらの信号（２２ＢからのＣ（１） 、２２Ｇ
からのＣＮ （１））は、第１仮選択連鎖内の次の１組
の桁上げ発生器２４Ｂ１２４Ｃへの桁上げ入力となる。
桁上げ選択メンバ２４Ｂ１２４Ｇは、桁上げ選択メンバ
２２Ｂ、２２Ｃと同様に動作する。２２ＢからのＣ（１
）が高の場合、デバイスＴ１４Ｎ及びＴ１４Ｐはオンに
なり、信号発生器１４からの桁上げ人力Ｃ（１）を通過
させる。Ｃ（１）が高で、ＣＮ（１）が低の場合は、デ
バイスＴ１６Ｎ、Ｔ１８Ｐはオンになり、信号発生器１
４からの桁上げ入力ＣＮ（１）を通過させる。これらの
信号は、第１仮選択連鎖２０の次のメンバ２６Ａ１２６
Ｂへの桁上げ入力となる。第１図を参照して、２６Ａ１
２６Ｂの出力は、それぞれインバータエ２６Ａ１ Ｉ２
６Ｂによって反転されていることに留意されたい。これ
らのインバータは、本質的には、機能的に必要ではない
。これらのインバータについては、後でもっと詳しく検
討する。第２仮選択連鎖３０は、第１仮選択連鎖２０と
同様に動作する。すなわち、メンバ３２Ｂ１３２Ｇは、
メンバ２２Ｂ、２２Ｃと同じ構造と動作をもつが、最下
位ビット対からの仮相」二げ入力が発生器１０からのＣ
Ｎ（１）信号、Ｃ（１）信号である点が異なっている。
２２Ｂ、２２Ｃと同様に動作する。２２ＢからのＣ（１
）が高の場合、デバイスＴ１４Ｎ及びＴ１４Ｐはオンに
なり、信号発生器１４からの桁上げ人力Ｃ（１）を通過
させる。Ｃ（１）が高で、ＣＮ（１）が低の場合は、デ
バイスＴ１６Ｎ、Ｔ１８Ｐはオンになり、信号発生器１
４からの桁上げ入力ＣＮ（１）を通過させる。これらの
信号は、第１仮選択連鎖２０の次のメンバ２６Ａ１２６
Ｂへの桁上げ入力となる。第１図を参照して、２６Ａ１
２６Ｂの出力は、それぞれインバータエ２６Ａ１ Ｉ２
６Ｂによって反転されていることに留意されたい。これ
らのインバータは、本質的には、機能的に必要ではない
。これらのインバータについては、後でもっと詳しく検
討する。第２仮選択連鎖３０は、第１仮選択連鎖２０と
同様に動作する。すなわち、メンバ３２Ｂ１３２Ｇは、
メンバ２２Ｂ、２２Ｃと同じ構造と動作をもつが、最下
位ビット対からの仮相」二げ入力が発生器１０からのＣ
Ｎ（１）信号、Ｃ（１）信号である点が異なっている。
同様に、桁上げ選択メンバ３４Ａ１３４Ｂ１及び３６Ａ
１３６Ｂも同じように動作する。
１３６Ｂも同じように動作する。
このように、本発明においては、最下位ビット対に対す
る各組の信号発生器からの桁上げ選択信号ごとに１つず
つ、２つの仮選択連鎖を利用する。
る各組の信号発生器からの桁上げ選択信号ごとに１つず
つ、２つの仮選択連鎖を利用する。
選択メンバは、連鎖の１メンバによって選択された桁上
げがその連鎖の次のメンバへの制御入力を供給するため
、「連鎖」と呼ばれる。連鎖の末端（すなわち、インバ
ータＩ２６Ａ１ Ｉ２６Ｂ、ｌ３６Ａ１ ｌ３６Ｂの出
力端）では、得られた仮相」二げは、いずれかの極性の
最下位ビットを伴う初期キャリー・インに対する仮キャ
リー・アウト信号を表す。前述の和発生動作と同様に、
最終キャリー・アウト信号は、桁上げ発生器５０及び５
２によって発生される。これらの発生器は、両方の仮信
号選択連鎖の末端からの仮相上げ信号を、インバータｌ
３６Ａ、ｌ３Ｅ３Ｂ、Ｉ２６Ａ、Ｉ２６Ｂを介して受は
取る。第４図を参照するとわかるように、発生器５０及
び５２は、和発生器と同じように動作する。元のキャリ
ー・インＣＩが低の場合、ＣＮ■信号は高になって、デ
バイスＴ２ＯＮ、Ｔ２０Ｐ１Ｔ２２Ｎ、Ｔ２２Ｐはオフ
になり、デバイスＴ２１Ｎ１Ｔ２１ Ｐ、Ｔ２３Ｎ１Ｔ
２３Ｐはオンになる。したがって、インバータＩ３６Ｂ
からの仮相上げ信号が、実際のキャリー・アウトＣＮＯ
として選択され、インバータＩ ２ｆ３Ｂからの仮相上
げ信号が、実際のキャリー・アウトＣＯとして選択され
る。
げがその連鎖の次のメンバへの制御入力を供給するため
、「連鎖」と呼ばれる。連鎖の末端（すなわち、インバ
ータＩ２６Ａ１ Ｉ２６Ｂ、ｌ３６Ａ１ ｌ３６Ｂの出
力端）では、得られた仮相」二げは、いずれかの極性の
最下位ビットを伴う初期キャリー・インに対する仮キャ
リー・アウト信号を表す。前述の和発生動作と同様に、
最終キャリー・アウト信号は、桁上げ発生器５０及び５
２によって発生される。これらの発生器は、両方の仮信
号選択連鎖の末端からの仮相上げ信号を、インバータｌ
３６Ａ、ｌ３Ｅ３Ｂ、Ｉ２６Ａ、Ｉ２６Ｂを介して受は
取る。第４図を参照するとわかるように、発生器５０及
び５２は、和発生器と同じように動作する。元のキャリ
ー・インＣＩが低の場合、ＣＮ■信号は高になって、デ
バイスＴ２ＯＮ、Ｔ２０Ｐ１Ｔ２２Ｎ、Ｔ２２Ｐはオフ
になり、デバイスＴ２１Ｎ１Ｔ２１ Ｐ、Ｔ２３Ｎ１Ｔ
２３Ｐはオンになる。したがって、インバータＩ３６Ｂ
からの仮相上げ信号が、実際のキャリー・アウトＣＮＯ
として選択され、インバータＩ ２ｆ３Ｂからの仮相上
げ信号が、実際のキャリー・アウトＣＯとして選択され
る。
第１図を参照すると、桁」二げ発生器５０．５２は、デ
ータ・セレクタから別々にＣＩ入ブハＣＮ■入力を受は
取ることに留意されたい。データ・セレクタの数は、加
算されるビットの数とともに変化するので、データ・セ
レクタへのＣＩ大入力ＣＮＩ入力を運ぶ線上の負荷はき
わめて高くなりうる。これは、加算器の動作を遅くする
ものである。より重い負荷の線を駆動するには、より長
時間かかるからである。
ータ・セレクタから別々にＣＩ入ブハＣＮ■入力を受は
取ることに留意されたい。データ・セレクタの数は、加
算されるビットの数とともに変化するので、データ・セ
レクタへのＣＩ大入力ＣＮＩ入力を運ぶ線上の負荷はき
わめて高くなりうる。これは、加算器の動作を遅くする
ものである。より重い負荷の線を駆動するには、より長
時間かかるからである。
本発明のこの特徴の意味は、第５図に、示した本発明の
第２の実施例を検討するとより明白になる。
第２の実施例を検討するとより明白になる。
第５図では、２つの８ビット・ワードを加算する。
したがって、２組の信号発生器、仮信号選択連鎖、和発
生器、及び桁上げ発生器が必要である。第１組は、４つ
の最下位ビット対を加算する（ＡＯ−Ａ３をＢＯ−Ｂ３
に加える）ためのものである。
生器、及び桁上げ発生器が必要である。第１組は、４つ
の最下位ビット対を加算する（ＡＯ−Ａ３をＢＯ−Ｂ３
に加える）ためのものである。
この第１組は、第１図の４ビツト加算器とまったく同じ
構成をもつ（同じ要素には同じ参照番号を使用した）。
構成をもつ（同じ要素には同じ参照番号を使用した）。
第２組も、第１図に示したものと同じ構成をもつが、判
りやすくするために省略した形で示しである。すなわち
、それぞれビット対Ａ４−Ｂ４、Ａ３−Ｂ５、Ａ６−Ｂ
ｅ、Ａ７−Ｂ７に対応する仮和信号ＳＮ （ＢＦ２）
、ＳＮ （ＢＦ２） 、ＳＮ （ＢＦ６） 、ＳＮ （
ＢＦ２）が、前に検討した仮和信号ＳＮ （０） 、Ｓ
Ｎ （１）の場合と同様に、信号発生器により発生され
、第１及び第２仮選択連鎖に関連する和セレクタによっ
て選択される。同様に、インバータ１１３６Ａ、１１２
６Ａ、Ｉ １３６Ｂ、Ｉ １２６Ｂへの入力線上の仮相
上げ信号は、間でに検討したように、それぞれｌ３６Ａ
、Ｉ２６Ａ、ｌ３６Ｂ１１２６Ｂへの入力線上の仮相」
二げ信号と同様に発生される。第５図では、３桁の参照
番号で示した回路素子は、参照番号の最後の２桁が同じ
第１図の回路素子とまったく同様に動作して、同じタイ
プの信号を発生する。たとえば、第５図の桁」二げ発生
器１５０は、桁上げ発生器５０と同様にして同じ機能を
提供する。
りやすくするために省略した形で示しである。すなわち
、それぞれビット対Ａ４−Ｂ４、Ａ３−Ｂ５、Ａ６−Ｂ
ｅ、Ａ７−Ｂ７に対応する仮和信号ＳＮ （ＢＦ２）
、ＳＮ （ＢＦ２） 、ＳＮ （ＢＦ６） 、ＳＮ （
ＢＦ２）が、前に検討した仮和信号ＳＮ （０） 、Ｓ
Ｎ （１）の場合と同様に、信号発生器により発生され
、第１及び第２仮選択連鎖に関連する和セレクタによっ
て選択される。同様に、インバータ１１３６Ａ、１１２
６Ａ、Ｉ １３６Ｂ、Ｉ １２６Ｂへの入力線上の仮相
上げ信号は、間でに検討したように、それぞれｌ３６Ａ
、Ｉ２６Ａ、ｌ３６Ｂ１１２６Ｂへの入力線上の仮相」
二げ信号と同様に発生される。第５図では、３桁の参照
番号で示した回路素子は、参照番号の最後の２桁が同じ
第１図の回路素子とまったく同様に動作して、同じタイ
プの信号を発生する。たとえば、第５図の桁」二げ発生
器１５０は、桁上げ発生器５０と同様にして同じ機能を
提供する。
この実施例の意味は、第１組の桁」―げ選択連鎖の末端
から第２組への桁上げ信号の伝送を例示することである
。桁上げ発生器５０１５２の出力が、どのようにして桁
上げ発生器１５０，１５２の入力端に直接運ばれ、イン
バータ５０Ａ、５０Ｂの出力は、どのようにして４つの
データ・セレクタ１４０．１４２．１４４．１４６に運
ばれるかに留意されたい。この配置構成によって、前の
桁」−げ発生器からの最終キャリー・アウト信号が次の
組の桁上げ発生器に送られる速度が最大になる。
から第２組への桁上げ信号の伝送を例示することである
。桁上げ発生器５０１５２の出力が、どのようにして桁
上げ発生器１５０，１５２の入力端に直接運ばれ、イン
バータ５０Ａ、５０Ｂの出力は、どのようにして４つの
データ・セレクタ１４０．１４２．１４４．１４６に運
ばれるかに留意されたい。この配置構成によって、前の
桁」−げ発生器からの最終キャリー・アウト信号が次の
組の桁上げ発生器に送られる速度が最大になる。
前の桁上げ信号発生器が前述のデータ発生器とは独立し
て元のキャリー・イン信号を受は取るのに加えて、この
配置構成では、桁上げ信号発生の速度を最大にするため
に、キャリー・アウト信号が、インバータ入力から直接
、次の桁」二げ信号発生器１５０．１５２に送られる。
て元のキャリー・イン信号を受は取るのに加えて、この
配置構成では、桁上げ信号発生の速度を最大にするため
に、キャリー・アウト信号が、インバータ入力から直接
、次の桁」二げ信号発生器１５０．１５２に送られる。
すなわち、桁」二は信号発生は、加算器の全処理時間の
大部分を消費するので、この配置構成により処理速度が
さらに向上する。同時に、インバータ５０Ａ１５０Ｂ
（ならびにインバータｌ３６Ａ、ｌ３Ｅ３Ｂ１ Ｉ２６
Ａ。
大部分を消費するので、この配置構成により処理速度が
さらに向上する。同時に、インバータ５０Ａ１５０Ｂ
（ならびにインバータｌ３６Ａ、ｌ３Ｅ３Ｂ１ Ｉ２６
Ａ。
ｌ２ｆ３Ｂ）を利用して桁上げ信号を緩衝記憶するので
、次のグループの桁上げ信号発生器を通っても信号の劣
化がない。
、次のグループの桁上げ信号発生器を通っても信号の劣
化がない。
上述のように、本発明は、桁上げ信号の発生を待つこと
による遅延を最小にして、２つのオペランドを効率的に
処理できる、加算器または信号発生器を提供する。効率
的な論理信号発生技術を利用することにより、すべて最
下位ビット対へのキャリー・イン状態の関数である、１
組の仮和信号及び仮相上げ信号が発生できる。こうした
論理回路技術には、ＮＡＮＤ−ＮＯＲ論理回路の使用に
よる初期仮信号の発生、Ｎ及びＰ伝送ゲートの使用によ
るしきい値損失の最小化、及び（最も重要なものである
が）２重仮信号選択連鎖の使用による適切な仮和信号及
び仮相上げ信号の効率的選択がある。データ・セレクタ
及び桁上げ発生器にキャリー・インを別々に送ること、
及び桁」二げ発生器の結果を緩衝記憶せずに次の桁」二
げ発生器への入力として直接送ることにより、桁上げが
効率的に発生される。
による遅延を最小にして、２つのオペランドを効率的に
処理できる、加算器または信号発生器を提供する。効率
的な論理信号発生技術を利用することにより、すべて最
下位ビット対へのキャリー・イン状態の関数である、１
組の仮和信号及び仮相上げ信号が発生できる。こうした
論理回路技術には、ＮＡＮＤ−ＮＯＲ論理回路の使用に
よる初期仮信号の発生、Ｎ及びＰ伝送ゲートの使用によ
るしきい値損失の最小化、及び（最も重要なものである
が）２重仮信号選択連鎖の使用による適切な仮和信号及
び仮相上げ信号の効率的選択がある。データ・セレクタ
及び桁上げ発生器にキャリー・インを別々に送ること、
及び桁」二げ発生器の結果を緩衝記憶せずに次の桁」二
げ発生器への入力として直接送ることにより、桁上げが
効率的に発生される。
本発明の精神及び範囲から逸脱せずに上述の特定構造及
び一般的教示に各種の変更を加えることが可能なことを
理解されたい。たとえば、第４図には、２組の４ビツト
対が論理的に組み合わされる８ビツト加算器が示されて
いる。実際には、その組はどんなサイズまたは数でもか
まわない（たとえば、１組の８ビツト、１組の６ビツト
、及び１組の２ビツト、４組の２ビツトなと）。前述の
ように、本発明を加算器に関して説明してきたが、桁上
げビット及び和ビットが誘導されるどんな論理機能と組
み合わせて使用することもできる。さらに、本発明で利
用した論理回路は、正論理パルスまたは負論理パルスの
いずれをも取り扱うことができる。最後に、しきい値損
失が許される、または信号発生速度要件が固定されてい
ない状況では、本明細書で説明した機能及び一般的信号
発生の方法が保存されるかぎり、それぞれＮ及びＰ伝送
デバイス、またはＮＡＮＤ／ＮＯＲ論理回路を省略して
、代替手段（たとえば、Ｎ伝送デバイスのみ、ＡＮＤ１
０Ｒ論理回路、ノード放電を特徴とする動的論理回路）
を利用することができる。
び一般的教示に各種の変更を加えることが可能なことを
理解されたい。たとえば、第４図には、２組の４ビツト
対が論理的に組み合わされる８ビツト加算器が示されて
いる。実際には、その組はどんなサイズまたは数でもか
まわない（たとえば、１組の８ビツト、１組の６ビツト
、及び１組の２ビツト、４組の２ビツトなと）。前述の
ように、本発明を加算器に関して説明してきたが、桁上
げビット及び和ビットが誘導されるどんな論理機能と組
み合わせて使用することもできる。さらに、本発明で利
用した論理回路は、正論理パルスまたは負論理パルスの
いずれをも取り扱うことができる。最後に、しきい値損
失が許される、または信号発生速度要件が固定されてい
ない状況では、本明細書で説明した機能及び一般的信号
発生の方法が保存されるかぎり、それぞれＮ及びＰ伝送
デバイス、またはＮＡＮＤ／ＮＯＲ論理回路を省略して
、代替手段（たとえば、Ｎ伝送デバイスのみ、ＡＮＤ１
０Ｒ論理回路、ノード放電を特徴とする動的論理回路）
を利用することができる。
Ｆ１発明の効果
本発明は、デバイス数を最小にし、信号発生速度を最大
にする回路技法を利用しながら、和ビット及び桁上げビ
ットの発生に伴うすべての待機状態をさらに最小にする
論理合成ネットワークを提供する。
にする回路技法を利用しながら、和ビット及び桁上げビ
ットの発生に伴うすべての待機状態をさらに最小にする
論理合成ネットワークを提供する。
第１図は、本発明の第１の実施例のブロック・ダイアグ
ラムである。 第２図は、第１図の回路ブロック２２Ａ、３２Ａ１及び
４２の概略回路図である。 第３図は、第１図の回路ブロック２２Ｂ、２２Ｃ１２４
Ｂ１及び２４Ｇの概略回路図である。 第４図は、第１図の回路ブロック５０及び５２の概略回
路図である。 第５図は、本発明の第２の実施例のブロック・ダイアグ
ラムである。 １０・・・・信号発生器、１２．１４．１６．４２・・
・・和発生器、２０．３０・・・・仮選択連鎖、２２Ａ
、２４Ａ１３２Ａ・・・・和セレクタ、５０．５２・・
・・桁上げ発生器、１０２・・・・ＮＡＮＤゲート、１
０４．１１０・・・・ＮＯＲゲート、１０６．１０８・
・・・インバータ。 出願人 インターナショナル・ビジネス・マシーンス
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名）
ラムである。 第２図は、第１図の回路ブロック２２Ａ、３２Ａ１及び
４２の概略回路図である。 第３図は、第１図の回路ブロック２２Ｂ、２２Ｃ１２４
Ｂ１及び２４Ｇの概略回路図である。 第４図は、第１図の回路ブロック５０及び５２の概略回
路図である。 第５図は、本発明の第２の実施例のブロック・ダイアグ
ラムである。 １０・・・・信号発生器、１２．１４．１６．４２・・
・・和発生器、２０．３０・・・・仮選択連鎖、２２Ａ
、２４Ａ１３２Ａ・・・・和セレクタ、５０．５２・・
・・桁上げ発生器、１０２・・・・ＮＡＮＤゲート、１
０４．１１０・・・・ＮＯＲゲート、１０６．１０８・
・・・インバータ。 出願人 インターナショナル・ビジネス・マシーンス
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名）
Claims (1)
- 【特許請求の範囲】 第１オペランドと第２オペランドのそれぞれのビット対
を組み合わせて各ビット対に対する和ビットと、最上位
ビット対に対する和ビットに付随するキャリー・アウト
・ビットとを生成するための論理合成ネットワークであ
って、最下位ビット対がキャリー・イン・ビットを伴い
、 各ビット対に対する複数の仮和信号及び仮桁上げ信号を
発生するための第１手段、 前記最下位ビット対に対する前記第１手段によって発生
された第１仮桁上げ信号に従って、前記最下位ビット対
以外の各ビット対に対する前記仮和信号及び仮桁上げ信
号の間で順次選択を行なうための第１仮選択連鎖、 前記最下位ビット対に対する前記第１手段によって発生
された第２仮桁上げ信号に従って、前記最下位ビット対
以外の各ビット対に対する前記仮和信号及び仮桁上げ信
号の間で順次選択を行なうための第２仮選択連鎖、 最下位ビット対に付随するキャリー・イン・ビットによ
って制御される、前記最下位ビット対以外の各ビット対
に対する前記第１及び第２仮選択連鎖からの前記仮和信
号の間で選択を行ない、前記最下位ビット対に対する前
記第１手段によって発生された前記仮和信号の間で選択
を行ない、選択された信号をそれぞれのビット対に対す
る和ビットとして供給するための第２手段、及び 最下位ビット対に付随するキャリー・イン・ビットによ
って制御される、第１及び第２仮選択連鎖からの仮桁上
げ信号の間で選択を行ない、選択された信号を最上位ビ
ット対を伴うキャリー・アウト・ビットとして供給する
ための第３手段、を含む、前記論理合成ネットワーク。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US344566 | 1989-04-28 | ||
| US07/344,566 US4982357A (en) | 1989-04-28 | 1989-04-28 | Plural dummy select chain logic synthesis network |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02301827A true JPH02301827A (ja) | 1990-12-13 |
| JPH0727455B2 JPH0727455B2 (ja) | 1995-03-29 |
Family
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Family Applications (1)
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|---|---|---|---|
| JP2114933A Expired - Lifetime JPH0727455B2 (ja) | 1989-04-28 | 1990-04-28 | 論理合成ネツトワーク |
Country Status (4)
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|---|---|
| US (1) | US4982357A (ja) |
| EP (1) | EP0394610A3 (ja) |
| JP (1) | JPH0727455B2 (ja) |
| CA (1) | CA2013057C (ja) |
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