JPS5998554A - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
- Publication number
- JPS5998554A JPS5998554A JP57207841A JP20784182A JPS5998554A JP S5998554 A JPS5998554 A JP S5998554A JP 57207841 A JP57207841 A JP 57207841A JP 20784182 A JP20784182 A JP 20784182A JP S5998554 A JPS5998554 A JP S5998554A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- gto
- thyristor
- gate turn
- turn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/148—Cathode regions of thyristors
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はゲートターンオフサイリスタに係り、特にその
カソード側エミッタの形状に関する。
カソード側エミッタの形状に関する。
第１図にカソード側エミッタをメサ型にして複数個分割
配列したゲートターンオフサイリスタ（ＧＴＯ）の要部
断面図を示す。Ｐエミッタ（アノード側エミッタ）Ｉ、
Ｎベース２．Ｐベース３．Ｎエミッタ（カソード側エミ
ッタ）４の４層構造を基本とし、アノード電極５．カソ
ード電極６．ゲート電極１を有する。このＧＴＯは、ア
ノード電極５とカソード電極６間に順方向電圧を印加し
ておき、ゲート電極７に正パルスを印加することによっ
てターンオンし、またゲート電極７に負パルスを印加す
ることによってターンオフするセルフターンオフ型サイ
リスタであることはよく知られている。
配列したゲートターンオフサイリスタ（ＧＴＯ）の要部
断面図を示す。Ｐエミッタ（アノード側エミッタ）Ｉ、
Ｎベース２．Ｐベース３．Ｎエミッタ（カソード側エミ
ッタ）４の４層構造を基本とし、アノード電極５．カソ
ード電極６．ゲート電極１を有する。このＧＴＯは、ア
ノード電極５とカソード電極６間に順方向電圧を印加し
ておき、ゲート電極７に正パルスを印加することによっ
てターンオンし、またゲート電極７に負パルスを印加す
ることによってターンオフするセルフターンオフ型サイ
リスタであることはよく知られている。
第１図においてカソード側のＮエミッタ４が島状に複数
個に分割されているのは、前記ゲート電極７にオフゲー
トパルスを印加した時、ゲート電極７が出来るだけ小面
積のＮエミッタを取囲んでいる方がターンオフが効率よ
く行なわれるためである。したがって、同図においては
Ｎエミッタ４を２つだけ示しているが、実用化されてい
るＧＴＯは、このＮエミッタを数百個形成して大電流を
ゲートターンオフさせている。
個に分割されているのは、前記ゲート電極７にオフゲー
トパルスを印加した時、ゲート電極７が出来るだけ小面
積のＮエミッタを取囲んでいる方がターンオフが効率よ
く行なわれるためである。したがって、同図においては
Ｎエミッタ４を２つだけ示しているが、実用化されてい
るＧＴＯは、このＮエミッタを数百個形成して大電流を
ゲートターンオフさせている。
前記Ｎエミッタ４の形状はＧＴＯの種々の電気特性に少
なからぬ影響を与える。第２図は前記Ｎエミッタ４の平
面図であって、通常のＧＴＯでは同図のように長方形で
ある。それは、ゲートターンオフの際にエミッタ直下全
域にわたって導通状態にあるものを、ゲート電極に印加
されるオフバイアスで導通している領域を強制的に縮小
せしめターンオフさせるので、導通領域を効率よく縮小
させるには、同じエミッタ面積で、比較するなら丸型や
正四角エリ第２図の如く、幅ａを小さくして、そのかわ
り長さｂを大きくとった形状の方が効果的だからである
０さてＧＴＯはサイリスタの一種であるから第３図の如
く、Ｐｎｐ ）ランジスタとｎｐｎ ）ランジスタの
二つから成立っているといえる。したがって、その等価
回路は第４図のように表わせる。ＧＴＯはターンオフ利
得を高めるためにｐｎｐ ）ランジスタ側の電流増幅
率ｃｔ ｐ ｎ ｐを０．１前後にし、ｎｐｎ ）ラ
ンジスタ側の電流増幅率αｎｐｎ’ｅ極力ｌに近づける
よう設計する０したがって、ＧＴＯとしてみるとαｎｐ
ｎの値が電気特性に大きな影響をもたらすことがわかる
。
なからぬ影響を与える。第２図は前記Ｎエミッタ４の平
面図であって、通常のＧＴＯでは同図のように長方形で
ある。それは、ゲートターンオフの際にエミッタ直下全
域にわたって導通状態にあるものを、ゲート電極に印加
されるオフバイアスで導通している領域を強制的に縮小
せしめターンオフさせるので、導通領域を効率よく縮小
させるには、同じエミッタ面積で、比較するなら丸型や
正四角エリ第２図の如く、幅ａを小さくして、そのかわ
り長さｂを大きくとった形状の方が効果的だからである
０さてＧＴＯはサイリスタの一種であるから第３図の如
く、Ｐｎｐ ）ランジスタとｎｐｎ ）ランジスタの
二つから成立っているといえる。したがって、その等価
回路は第４図のように表わせる。ＧＴＯはターンオフ利
得を高めるためにｐｎｐ ）ランジスタ側の電流増幅
率ｃｔ ｐ ｎ ｐを０．１前後にし、ｎｐｎ ）ラ
ンジスタ側の電流増幅率αｎｐｎ’ｅ極力ｌに近づける
よう設計する０したがって、ＧＴＯとしてみるとαｎｐ
ｎの値が電気特性に大きな影響をもたらすことがわかる
。
一般にｎｐｎ ）ランジスタにおいてＰベース厚さＷ
Ｂ お工びＮエミッタ厚さＷΣ がＰベース中の少数
キャリアである電子の拡散長（Ｌｎａ ）よりも小さい
場合次式が成立する。
Ｂ お工びＮエミッタ厚さＷΣ がＰベース中の少数
キャリアである電子の拡散長（Ｌｎａ ）よりも小さい
場合次式が成立する。
Ｎ口；ベースのアクセプタ濃度、 ＮＤＩ ；エミッタ
のドナー濃度、Ｗｇａ ；エミッタ・ベース接合の空間
電荷層の厚さ、 Ｄｎｉ＋ ；ベース中の電子の拡散定
数、ＤＦＩ ；エミッタ中の正孔の拡散定数、τ。；空
間電荷層中の実効キャリアライフタイム、Ａｓ；空乏層
の表面積、人にベース・エミッタ接合面積、 ｖｎｘ
；ベース・エミッタ間の順バイアス電圧ｓ”’０１表面
再結合速度、である。
のドナー濃度、Ｗｇａ ；エミッタ・ベース接合の空間
電荷層の厚さ、 Ｄｎｉ＋ ；ベース中の電子の拡散定
数、ＤＦＩ ；エミッタ中の正孔の拡散定数、τ。；空
間電荷層中の実効キャリアライフタイム、Ａｓ；空乏層
の表面積、人にベース・エミッタ接合面積、 ｖｎｘ
；ベース・エミッタ間の順バイアス電圧ｓ”’０１表面
再結合速度、である。
（１）式の右辺を
とおき、更に（１）式の右辺第３項のＡＪ は薄いエ
ミッタの場合エミッタ面積ＡＩ と同一と考えてよく
、また、Ａｌ１ はエミッタ周囲長ｆＬｗ とすれ
ば λ８キＬＩ Ｘ Ｗｉｌｌ −・−（４）
と考えてよいから（１）式は と書きかえられる。さらに（５）式の右辺第２項のＩＪ
／ＡΣ を Ｆ＝ＬＥ／Ａ冨 ・・・・・・（６）とすれ
ば となる。したがってＦが大きい程電流増幅率が低いこと
が考えられる。（５）式あるいハ（７）式の右辺第１項
のＣＩはバルクで制限され、第２項はエミッタ・ベース
接合表面の再結合に関するものである。したがってエミ
ッタ・ベース接合表面の汚染等で電流増幅率は大きく変
わるＱ上記ｈＦＩはトランジスタについての関係式であ
るが、ＧＴＯの場合においてもＰペース層の少数キャリ
アの拡散長（Ｌｎｎ、 ）はＰペースの厚さＷｍ よ
り大きく、上記（７）式が適用可能であることが推定で
きる。
ミッタの場合エミッタ面積ＡＩ と同一と考えてよく
、また、Ａｌ１ はエミッタ周囲長ｆＬｗ とすれ
ば λ８キＬＩ Ｘ Ｗｉｌｌ −・−（４）
と考えてよいから（１）式は と書きかえられる。さらに（５）式の右辺第２項のＩＪ
／ＡΣ を Ｆ＝ＬＥ／Ａ冨 ・・・・・・（６）とすれ
ば となる。したがってＦが大きい程電流増幅率が低いこと
が考えられる。（５）式あるいハ（７）式の右辺第１項
のＣＩはバルクで制限され、第２項はエミッタ・ベース
接合表面の再結合に関するものである。したがってエミ
ッタ・ベース接合表面の汚染等で電流増幅率は大きく変
わるＱ上記ｈＦＩはトランジスタについての関係式であ
るが、ＧＴＯの場合においてもＰペース層の少数キャリ
アの拡散長（Ｌｎｎ、 ）はＰペースの厚さＷｍ よ
り大きく、上記（７）式が適用可能であることが推定で
きる。
ＧＴＯにおけるＦとｌ／ｈｙｍ との関係を求めた実
験データを第５図に示す０同図の如く、Ｆと１／ｈｙｍ
とは直線関係が成立しており前記（７）式が適用で
きることがわかる０また前記Ｆを設定したとき、第６図
に示すようにエミッタの幅あるいはエミッタ長の一方を
成る値に定めれば他方の値が決定され、かつエミッタの
幅を小さくしようとするとＦは必然的に大きくなる関係
がある。
験データを第５図に示す０同図の如く、Ｆと１／ｈｙｍ
とは直線関係が成立しており前記（７）式が適用で
きることがわかる０また前記Ｆを設定したとき、第６図
に示すようにエミッタの幅あるいはエミッタ長の一方を
成る値に定めれば他方の値が決定され、かつエミッタの
幅を小さくしようとするとＦは必然的に大きくなる関係
がある。
従来のＧＴＯにおいては、前記したようにゲートターン
オフを効率よく達成するためエミツタ幅を０．２〜０．
３（ｒｉ）程度にし、かつエミッタ長を３〜４（朋）に
していたｏしたがって、第６図から従来のＧ Ｔ Ｏ１
２） Ｆ ’ｉ−推定すると、ＬＩ！ｋｃｍ、 ＡＥ
ｋ ｃｒｌで表わしたとき、およそ７０あるいはそれ以
上であることがわかる。
オフを効率よく達成するためエミツタ幅を０．２〜０．
３（ｒｉ）程度にし、かつエミッタ長を３〜４（朋）に
していたｏしたがって、第６図から従来のＧ Ｔ Ｏ１
２） Ｆ ’ｉ−推定すると、ＬＩ！ｋｃｍ、 ＡＥ
ｋ ｃｒｌで表わしたとき、およそ７０あるいはそれ以
上であることがわかる。
上記ＦがＧＴＯの順方向電圧降下ＶＴＭに与える影響を
示す例を第７図に示す。ＶＴＭは、Ｆの増加に伴ない増
す傾向が明らかである。
示す例を第７図に示す。ＶＴＭは、Ｆの増加に伴ない増
す傾向が明らかである。
第７図のような傾向が存在するにもかかわらず、従来Ｇ
ＴＯは、エミツタ幅を小さくとるためにＦを高くしてし
まいＶＴＭが普通のサイリスタの５０％近く高くなって
しまう事をさけることができなかった。
ＴＯは、エミツタ幅を小さくとるためにＦを高くしてし
まいＶＴＭが普通のサイリスタの５０％近く高くなって
しまう事をさけることができなかった。
さて、現在では、ＧＴＯの順方向電流定格が１００ＯＡ
’に超えるまでになっており、仮にＶＴＭが前記Ｆの増
大のために０．５ｖ増加したとすれば、電力損失は１０
０ＯＡＸ Ｏ，５Ｖ＝５００Ｗ増加することになり大き
な問題となっていた。またＦの増大はアノード電流の制
御性の広さを表わす指標であるラッチング電流の増大を
まねき、制御性を低下させるという問題点をもっていた
。
’に超えるまでになっており、仮にＶＴＭが前記Ｆの増
大のために０．５ｖ増加したとすれば、電力損失は１０
０ＯＡＸ Ｏ，５Ｖ＝５００Ｗ増加することになり大き
な問題となっていた。またＦの増大はアノード電流の制
御性の広さを表わす指標であるラッチング電流の増大を
まねき、制御性を低下させるという問題点をもっていた
。
本発明は上記問題点に鑑み、ＧＴＯの本来の特徴である
ゲートターンオフ能力を低下させずＫＶＴＭやラッチン
グ電流を低下させることを目的とする。
ゲートターンオフ能力を低下させずＫＶＴＭやラッチン
グ電流を低下させることを目的とする。
本発明は前記エミッタ面積ＡＩ（ｃ４ ）とエミッタ周
囲長Ｌｍ（ｃｍ ）との比Ｆを実際に試作したデータに
もとづきＦく５０に限定することにより、ＧＴＯの電気
特性を向上させるものである。
囲長Ｌｍ（ｃｍ ）との比Ｆを実際に試作したデータに
もとづきＦく５０に限定することにより、ＧＴＯの電気
特性を向上させるものである。
本発明によれば、Ｆ’ｉ５Ｑ以下にすることにより、Ｇ
ＴＯ本来の特徴であるゲートターンオフ能力全低下させ
ることなく、ＶＴＭやラッチング電流を効果的に低下さ
せることができる。
ＴＯ本来の特徴であるゲートターンオフ能力全低下させ
ることなく、ＶＴＭやラッチング電流を効果的に低下さ
せることができる。
エミツタ幅ｆ０．６ｔａｘ、またエミッタ長を５鰭にし
た分割エミッタ構造のＧＴＯを試作した。
た分割エミッタ構造のＧＴＯを試作した。
このＧＴＯのＦの値は約３７である。従来このようなＧ
ＴＯではターンオフ時間の増大、ゲートターンオフ電流
の大幅な低下があるとされていたにもかかわらず、Ｆｅ
５ｏのＧＴＯと比較してゲートターンオフ電流の低下は
５チ以内であり、また、ターンオフ時間の増加は５〜７
％程度であり、欠点といえる程ではながった。それにひ
きかえ、ＶＴＭの低下は２５チにも達した。
ＴＯではターンオフ時間の増大、ゲートターンオフ電流
の大幅な低下があるとされていたにもかかわらず、Ｆｅ
５ｏのＧＴＯと比較してゲートターンオフ電流の低下は
５チ以内であり、また、ターンオフ時間の増加は５〜７
％程度であり、欠点といえる程ではながった。それにひ
きかえ、ＶＴＭの低下は２５チにも達した。
またラッチング電流の低下は５０チ以上であり、極めて
有効であることが確認できた。
有効であることが確認できた。
第１図は分割エミッタ構造のＧＴＯの要部断面図、第２
図は、その１つのエミッタの形状を示す図、第３図は、
ＧＴＯ’ｉ２つのトランジスタで表わした模式図、第４
図はその等両回略図、第５図はＦ定数と電流増幅率の逆
数１／ｈ□との関係を表わす図、第６図はＦ定数全パラ
メータとしてエミツタ幅とエミッタ長との関係を表わす
図、第７図はＦ定数と順方向電圧降下ＶＴＭの関係を表
わした図である。 １・・・Ｐエミッタ、２・・・Ｎベース、３・・・Ｐベ
ース、４・・・Ｎエミッタ、５・・・アノード電極、６
・・・カソード電極、７・・・ゲート電極。 出願人代理人 弁理士 鈴 江 武 彦第１゛図 に 第４図 噴５図 Ｆ（＝％） ４ さ、 ン 第７図 ″ 第６図
図は、その１つのエミッタの形状を示す図、第３図は、
ＧＴＯ’ｉ２つのトランジスタで表わした模式図、第４
図はその等両回略図、第５図はＦ定数と電流増幅率の逆
数１／ｈ□との関係を表わす図、第６図はＦ定数全パラ
メータとしてエミツタ幅とエミッタ長との関係を表わす
図、第７図はＦ定数と順方向電圧降下ＶＴＭの関係を表
わした図である。 １・・・Ｐエミッタ、２・・・Ｎベース、３・・・Ｐベ
ース、４・・・Ｎエミッタ、５・・・アノード電極、６
・・・カソード電極、７・・・ゲート電極。 出願人代理人 弁理士 鈴 江 武 彦第１゛図 に 第４図 噴５図 Ｆ（＝％） ４ さ、 ン 第７図 ″ 第６図
Claims (1)
- 【特許請求の範囲】 カソード側エミッタが複数個に分割されてなるゲートタ
ーンオフサイリスタにおいて、前記カソード側エミッタ
単体の面積を” （ｃｄ ） ｔそのＥ 周囲長ヲＬΣ（ｃ−） としたとき、５０≧ｎなる条
件を満たすことを特徴とするゲートターンオアサイリス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207841A JPS5998554A (ja) | 1982-11-27 | 1982-11-27 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207841A JPS5998554A (ja) | 1982-11-27 | 1982-11-27 | ゲ−トタ−ンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5998554A true JPS5998554A (ja) | 1984-06-06 |
Family
ID=16546406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57207841A Pending JPS5998554A (ja) | 1982-11-27 | 1982-11-27 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5998554A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4760439A (en) * | 1986-10-29 | 1988-07-26 | Northern Telecom Limited | Bi-directional overvoltage protection device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255389A (en) * | 1975-10-31 | 1977-05-06 | Toshiba Corp | Semiconductor device |
| JPS5272188A (en) * | 1975-12-12 | 1977-06-16 | Toshiba Corp | Gate turn-off thyristor |
-
1982
- 1982-11-27 JP JP57207841A patent/JPS5998554A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255389A (en) * | 1975-10-31 | 1977-05-06 | Toshiba Corp | Semiconductor device |
| JPS5272188A (en) * | 1975-12-12 | 1977-06-16 | Toshiba Corp | Gate turn-off thyristor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4760439A (en) * | 1986-10-29 | 1988-07-26 | Northern Telecom Limited | Bi-directional overvoltage protection device |
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