JPS5999510A - 定電圧回路 - Google Patents
定電圧回路Info
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- JPS5999510A JPS5999510A JP21010582A JP21010582A JPS5999510A JP S5999510 A JPS5999510 A JP S5999510A JP 21010582 A JP21010582 A JP 21010582A JP 21010582 A JP21010582 A JP 21010582A JP S5999510 A JPS5999510 A JP S5999510A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
- G05F1/571—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overvoltage detector
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は定電圧回路に関し、特に制御入力端子の接地の
有無により出力を開放状態または圧密状態にすることを
可能として、出力のアクティブ。
有無により出力を開放状態または圧密状態にすることを
可能として、出力のアクティブ。
ノンアクティブ機能を有する定電圧回路の構成に関する
。
。
（２）技術の背景
最近の集積回路技術の進歩に伴い、電源回路の集積化或
いは他のアナログ回路の集積化も重要視されてきており
、またＩ 、Ｃのピン数を多くせずに内部機能を増すこ
とも重要になってきた。すなわち、例えばレベルメータ
用ＩＣなどの電子回路のＩＣ化に当っても、ＩＣのピン
数をいかにして節約するかが重要になってきた。
いは他のアナログ回路の集積化も重要視されてきており
、またＩ 、Ｃのピン数を多くせずに内部機能を増すこ
とも重要になってきた。すなわち、例えばレベルメータ
用ＩＣなどの電子回路のＩＣ化に当っても、ＩＣのピン
数をいかにして節約するかが重要になってきた。
（３）従来技術と問題点
複数の定電圧電源の出力が多くの負荷回路に接続される
可能性のある回路、例えば第１図に示すレベルメータ用
ＩＣにおいては、従来技術として、干渉をさけるために
外部ピンを用いてジャンパ接続をするか１．シないかの
選択をする手段か用いられて来た。ずなわら、変動する
入力電源電圧Ｖｃｃを制御トランジスタＱｏ１のコレク
タに接続し、エミッタを出力電圧としたとき、その出力
電圧を抵抗［≧１１とＲ２＋で分割した電圧を制御入力
電圧として誤差アンプの一人力に勾え、十入力には基準
電圧を与えることによって、その差すなわち誤差電圧を
出力して前記制御用トランジスタのヘースに与えること
によって常にエミッタ出力電圧をＶＦ （Ｒ１＋Ｒ２
） ／Ｒ２に一定にしている定電圧回路の出力は外部端
子に出して、となりの直列発光ダイオード用抵抗ＲＩ）
＋、ＲＤ２． ・・・、ＲＤ＋ｎのＲＤ＋の一端にＩ
Ｃ外部でジャンパ接続している。このようにすれば、同
じＩＣをカスケードにつなぐ場合でも図に示すように、
単に外部端子をジャンパ接続すればよいごとになる。
可能性のある回路、例えば第１図に示すレベルメータ用
ＩＣにおいては、従来技術として、干渉をさけるために
外部ピンを用いてジャンパ接続をするか１．シないかの
選択をする手段か用いられて来た。ずなわら、変動する
入力電源電圧Ｖｃｃを制御トランジスタＱｏ１のコレク
タに接続し、エミッタを出力電圧としたとき、その出力
電圧を抵抗［≧１１とＲ２＋で分割した電圧を制御入力
電圧として誤差アンプの一人力に勾え、十入力には基準
電圧を与えることによって、その差すなわち誤差電圧を
出力して前記制御用トランジスタのヘースに与えること
によって常にエミッタ出力電圧をＶＦ （Ｒ１＋Ｒ２
） ／Ｒ２に一定にしている定電圧回路の出力は外部端
子に出して、となりの直列発光ダイオード用抵抗ＲＩ）
＋、ＲＤ２． ・・・、ＲＤ＋ｎのＲＤ＋の一端にＩ
Ｃ外部でジャンパ接続している。このようにすれば、同
じＩＣをカスケードにつなぐ場合でも図に示すように、
単に外部端子をジャンパ接続すればよいごとになる。
ここで、従来の定電圧回路についてもう少し詳しく説明
ずれは第２図に示す回路となる。
ずれは第２図に示す回路となる。
第２図の回路において、電源投入時、制御入力端子１０
の電圧はＱＶであるので、誤差アンプＡＩ２は基準電圧
ＶＰ、２を増幅して１−ランジスタＱ［＋２のヘース端
子に伝達する。１−ランジスタＱ［＋２にヘース電流が
流れることによりトランジスタＱＯ２のコレクタ・エミ
ッタ間に電流が流れエミッタ出力の電圧が上昇する。
の電圧はＱＶであるので、誤差アンプＡＩ２は基準電圧
ＶＰ、２を増幅して１−ランジスタＱ［＋２のヘース端
子に伝達する。１−ランジスタＱ［＋２にヘース電流が
流れることによりトランジスタＱＯ２のコレクタ・エミ
ッタ間に電流が流れエミッタ出力の電圧が上昇する。
出力電圧を抵抗ＲＩ２．Ｒ２２で分割した制御入力電圧
１０と基準電圧Ｖｒ ２が等しくないときにはその差に
応じて誤差アンプ八１２が負帰還して働き、出力電圧１
１を安定さセる。このような構成によって安定した出力
電圧１１を得ることができる。
１０と基準電圧Ｖｒ ２が等しくないときにはその差に
応じて誤差アンプ八１２が負帰還して働き、出力電圧１
１を安定さセる。このような構成によって安定した出力
電圧１１を得ることができる。
第２図の回路を用いたレベルメータ用ＩＣの回路の一部
が第１図である。第６図に示されるように抵抗ＲＤＩ６
〜ＲＤＩＯ’６により抵抗分割された電圧にコンパレー
クＣ１６〜Ｃ１０６がイリきトランジスタＱ１６〜Ｑ１
ｏ６によりＬＥＤをドライブする。入力電圧と抵抗で分
割された電圧をコンパレータで比較し、その結果によっ
てＬＥＤを発光させることにより入力端子に応してＬ
Ｅ Ｉ）を発光さ一部る回路となっている。
が第１図である。第６図に示されるように抵抗ＲＤＩ６
〜ＲＤＩＯ’６により抵抗分割された電圧にコンパレー
クＣ１６〜Ｃ１０６がイリきトランジスタＱ１６〜Ｑ１
ｏ６によりＬＥＤをドライブする。入力電圧と抵抗で分
割された電圧をコンパレータで比較し、その結果によっ
てＬＥＤを発光させることにより入力端子に応してＬ
Ｅ Ｉ）を発光さ一部る回路となっている。
第１図の回路はＱｎ＋、八１１．■Ｐ、１、Ｈ１＋、Ｒ
２＋で構成される従来のタイプの定電迂回ｌｉ’！）に
より発生される出力電圧をＲ１）＋〜Ｒ１）ｌａ＋の２
０本の抵抗によって２０分割したものを参照用の電圧と
して得る回路で、Ｉｃ１゜Ｉｃ２は同しＩＣを複数用い
ることにより任意の分割段数を（４？られるものである
。Ｉ Ｃ＋ではトランジスタＱ［１１のエミッタがＲ１
〕１に接続されるが、ＩＣ２ではこのピンは無視されピ
ンが一本むだになっている。従って、この従来方法はｊ
Ｃのピンを余分に使用するので、干渉をさけるための手
段として、従来技術による定電圧回路では出力を開放状
態にする方法を持っていない、もしくはあっても外部制
御入力端子を余分に必要とした。
２＋で構成される従来のタイプの定電迂回ｌｉ’！）に
より発生される出力電圧をＲ１）＋〜Ｒ１）ｌａ＋の２
０本の抵抗によって２０分割したものを参照用の電圧と
して得る回路で、Ｉｃ１゜Ｉｃ２は同しＩＣを複数用い
ることにより任意の分割段数を（４？られるものである
。Ｉ Ｃ＋ではトランジスタＱ［１１のエミッタがＲ１
〕１に接続されるが、ＩＣ２ではこのピンは無視されピ
ンが一本むだになっている。従って、この従来方法はｊ
Ｃのピンを余分に使用するので、干渉をさけるための手
段として、従来技術による定電圧回路では出力を開放状
態にする方法を持っていない、もしくはあっても外部制
御入力端子を余分に必要とした。
すなわち、従来は、複数の定電圧電源が干渉する可能性
があるときには定電圧電源の出力を外部ピンに導いて、
必要ならば外部回路で遮断するなどの手段が用いられて
来た。このため、従来方法ではＩＣのピンを多く用いる
結果となる欠点があった。
があるときには定電圧電源の出力を外部ピンに導いて、
必要ならば外部回路で遮断するなどの手段が用いられて
来た。このため、従来方法ではＩＣのピンを多く用いる
結果となる欠点があった。
（４）発明の目的
本発明は以上の点に鑑み、定電圧回路の出力トランジス
タのＯＮ、ＯＦＩ？を制御人力α１１°１ｊ子に接続さ
れる外部回路により制御できるようにすることにより、
従来ＩＣチップの外部接続用のピンを使用して出力トラ
ンジスタの切断をしていたものをＩＣチップの制御入力
端子によって出力トランジスタの切断を制御できるよう
にしたのでＩＣチップのピン数を減少でき、従って、ピ
ンの利用度を向上することができる定電圧回路を得るこ
とを目的とする。
タのＯＮ、ＯＦＩ？を制御人力α１１°１ｊ子に接続さ
れる外部回路により制御できるようにすることにより、
従来ＩＣチップの外部接続用のピンを使用して出力トラ
ンジスタの切断をしていたものをＩＣチップの制御入力
端子によって出力トランジスタの切断を制御できるよう
にしたのでＩＣチップのピン数を減少でき、従って、ピ
ンの利用度を向上することができる定電圧回路を得るこ
とを目的とする。
（５）発明の構成
本発明の特徴とするところは、入力端子と出力端子の間
に接続された制御用トランジスタと、前記出力端子の出
力電圧を分圧して得た制御電圧と第１基準電圧とを比較
し誤差電圧を出力する誤差アンプと、前記第１基準電圧
より小なる第２基準電圧と前記制御電圧とを比較する第
１比較回路と、前記第１比較回路の出力によって制御さ
れ、前記制御電圧が前記第２基準電圧より小なるときに
前記制御電圧を強制的に」二昇させる制御回路と、前記
第２基１ｌｌｉ電圧より小なる第３基準電圧と前記制御
電圧とを比較する第２比較回路と、前記第２比較回路の
出力によって制御され、前記制御電圧が第３ ｉ ン１
ｊ；電圧より小なるときに前記制御用ｌ・ランジスタの
ヘースに対する前記誤差電圧の帰還路を遮断し、前記制
御用トランジスタをカットオフするためのスイッチ回路
を具備してなることを特徴とする定電圧回路である。
に接続された制御用トランジスタと、前記出力端子の出
力電圧を分圧して得た制御電圧と第１基準電圧とを比較
し誤差電圧を出力する誤差アンプと、前記第１基準電圧
より小なる第２基準電圧と前記制御電圧とを比較する第
１比較回路と、前記第１比較回路の出力によって制御さ
れ、前記制御電圧が前記第２基準電圧より小なるときに
前記制御電圧を強制的に」二昇させる制御回路と、前記
第２基１ｌｌｉ電圧より小なる第３基準電圧と前記制御
電圧とを比較する第２比較回路と、前記第２比較回路の
出力によって制御され、前記制御電圧が第３ ｉ ン１
ｊ；電圧より小なるときに前記制御用ｌ・ランジスタの
ヘースに対する前記誤差電圧の帰還路を遮断し、前記制
御用トランジスタをカットオフするためのスイッチ回路
を具備してなることを特徴とする定電圧回路である。
（６）発明の実施例
次に図面を参照し′ζ本発明の詳細な説明する。
第３図は本発明による定電圧回路である。第３図で制御
用トランジスタＱＱ３のコレクタは変動する入力電圧Ｌ
を入力し、エミッタから出力電圧ＶＯが出されてい
る。そして、その出力電圧は抵抗Ｒ１３，Ｒ２３で分割
され、制御入力端子ＶＣとして制御回路２に入力されて
いる。前記制御回路２において、Ｃ１３，Ｃ２３は比較
器であり、それぞれ基１４１４電圧■♂Ｌｌ、ＶＲＬ２
と定電圧出力端子′１゛２の出力電圧Ｖ０ を分割抵抗
Ｒ１３、Ｒ２３で分割した制御入力端子１゛３より人力
する制御入力端子ＶＣとそれぞれを比較し、その結果に
よりスイッチＴＣ１及び Ｔｃ２を制御する。
用トランジスタＱＱ３のコレクタは変動する入力電圧Ｌ
を入力し、エミッタから出力電圧ＶＯが出されてい
る。そして、その出力電圧は抵抗Ｒ１３，Ｒ２３で分割
され、制御入力端子ＶＣとして制御回路２に入力されて
いる。前記制御回路２において、Ｃ１３，Ｃ２３は比較
器であり、それぞれ基１４１４電圧■♂Ｌｌ、ＶＲＬ２
と定電圧出力端子′１゛２の出力電圧Ｖ０ を分割抵抗
Ｒ１３、Ｒ２３で分割した制御入力端子１゛３より人力
する制御入力端子ＶＣとそれぞれを比較し、その結果に
よりスイッチＴＣ１及び Ｔｃ２を制御する。
′１゛１は非安定化電圧入力端子であって、変動するこ
とを前提としている。
とを前提としている。
定電流回路ＣＣ＋からの電流ＩＯかスイッチ”Ｉ’Ｃ＋
を通して制御入力端子Ｔ３に接続されている。
を通して制御入力端子Ｔ３に接続されている。
制御入力電圧■。と基準電圧Ｖｐ ３の差を誤差アンプ
ＡＩ３ で増幅し、スイッチング１ｌｉｌ制御手段Ｔ
、 ２を通して制御用トランジスタＱ［１３のヘースに
負帰還がかけられ出力電圧Ｖ、を制御する。
ＡＩ３ で増幅し、スイッチング１ｌｉｌ制御手段Ｔ
、 ２を通して制御用トランジスタＱ［１３のヘースに
負帰還がかけられ出力電圧Ｖ、を制御する。
基準電圧ＶＲ３，ＶトＬｌ、Ｖ名Ｌ２の関係シＪ、０く
■トし１く■トし２く■Ｐ、３である。
■トし１く■トし２く■Ｐ、３である。
第２図に示す回路は従来より用いられている定電圧回路
であるが、この回路において、電源投入時出力電圧は０
■であって制御入力電圧１０も０■である。このとき誤
差アンプ八１２は正の大きな値を出力し、制御用トラン
ジスタＱ１１２のコレクタ・エミッタ間に電流を流す。
であるが、この回路において、電源投入時出力電圧は０
■であって制御入力電圧１０も０■である。このとき誤
差アンプ八１２は正の大きな値を出力し、制御用トラン
ジスタＱ１１２のコレクタ・エミッタ間に電流を流す。
これは負帰還となっているが、制御入力電圧１０と基準
電圧Ｖｐ２が等しくなったときに平衡状態となり安定す
る。
電圧Ｖｐ２が等しくなったときに平衡状態となり安定す
る。
第３図の本発明の定電圧回路において、電源投入直後制
御入力電圧■。が０■であると誤差アンプ△１３の出）
ｊは第２図の従来回路と同じく正の大きな値となるが、
Ｖ （＜ Ｖ ＩＬＬ ＋なので比較器ＣＩＢにより制
御されるスイッチ］゛ｃ２かＯＦ Ｆ状態となり誤差ア
ンプＡＩ３の出力を制御用１−ランジスタＱ。３の−、
−入端子に伝えない。このためトランジスタＱ０のコレ
クタ・エミッタ間は開放状態となる。
御入力電圧■。が０■であると誤差アンプ△１３の出）
ｊは第２図の従来回路と同じく正の大きな値となるが、
Ｖ （＜ Ｖ ＩＬＬ ＋なので比較器ＣＩＢにより制
御されるスイッチ］゛ｃ２かＯＦ Ｆ状態となり誤差ア
ンプＡＩ３の出力を制御用１−ランジスタＱ。３の−、
−入端子に伝えない。このためトランジスタＱ０のコレ
クタ・エミッタ間は開放状態となる。
同１１Ｓにこのとき、Ｖ、、２＞Ｖ、なので比較回路Ｃ
２３により制御されるスイッチＴ ｃ＋がＯＮ状態とな
って定電流源ＣＧ＋からの電流ＩＯを制御入力端子Ｔ
３を通して抵抗ＲＩ３．Ｒ？、３に流す。
２３により制御されるスイッチＴ ｃ＋がＯＮ状態とな
って定電流源ＣＧ＋からの電流ＩＯを制御入力端子Ｔ
３を通して抵抗ＲＩ３．Ｒ？、３に流す。
比較器７誤差アンプの人力インピーダンスは十分大きい
のでＩｏはすべて抵抗Ｒ＋３．［＜２３に流れると考え
られる。
のでＩｏはすべて抵抗Ｒ＋３．［＜２３に流れると考え
られる。
定電流Ｔｏか流れたとき■。ば、 ■ｏ≧（Ｒｌ ３／
Ｒ２３） Ｉ ｏとなる。ところでｙ、＞Ｖ［ＬＬ＋
となるとスイッチ］゛ｃ２が導通してＱｏ３かＯＮ状態
となる。これにより出力′１゛２に出力電圧■９ がか
かりＶ Ｃ’−ＶＰ ３になると同時に■。〉■触２と
なるので、スイッチｉ’ ｃ＋か ＯＦＦ状態となる
ように負帰還がかかり従来回路と同じ構成になる。
Ｒ２３） Ｉ ｏとなる。ところでｙ、＞Ｖ［ＬＬ＋
となるとスイッチ］゛ｃ２が導通してＱｏ３かＯＮ状態
となる。これにより出力′１゛２に出力電圧■９ がか
かりＶ Ｃ’−ＶＰ ３になると同時に■。〉■触２と
なるので、スイッチｉ’ ｃ＋か ＯＦＦ状態となる
ように負帰還がかかり従来回路と同じ構成になる。
従って（Ｒ１３／／Ｒ２３） Ｉ ｏ ＞Ｖｕ−２とす
ると電源役人後は従来回路と同し動作をする。逆に、（
Ｒ＋ ３／／Ｒ２３’）Ｉ ｏ＜Ｖ３Ｌ＋とする。もし
くば制御入力端子Ｔ３を強制的に接地すると■。〈ＶＡ
Ｌ １となり制御トランジスタＱＬ１３はＯＮにな
゛らず出力ずなわら二ルクタ・エミッタ間は開放状
態となる。
ると電源役人後は従来回路と同し動作をする。逆に、（
Ｒ＋ ３／／Ｒ２３’）Ｉ ｏ＜Ｖ３Ｌ＋とする。もし
くば制御入力端子Ｔ３を強制的に接地すると■。〈ＶＡ
Ｌ １となり制御トランジスタＱＬ１３はＯＮにな
゛らず出力ずなわら二ルクタ・エミッタ間は開放状
態となる。
以上まとめると、定電圧回路の制御入力端子に、基１１
ζ電圧ＶＩＬ３より低い基準電圧Ｖ１ｚｌ １． ＶＩ
２Ｌ ２を持つコンパレータが接続してあり、Ｖｃ〈Ｖ
ｇ ＋時は定電流ＩＯが制御回路ｉ” ＣＩを通り制
御入力端子に流れ込め、一方、誤差アンプＡ１３の出力
は制御スイッチｉ’ Ｃ２により出力に伝達されないよ
うにする。また、ＶＣ＞ＶＢ２時には逆に′１゛ＣＩは
ｉｏを伝達せず、Ｔｅ３は信号を出力回路に伝達する。
ζ電圧ＶＩＬ３より低い基準電圧Ｖ１ｚｌ １． ＶＩ
２Ｌ ２を持つコンパレータが接続してあり、Ｖｃ〈Ｖ
ｇ ＋時は定電流ＩＯが制御回路ｉ” ＣＩを通り制
御入力端子に流れ込め、一方、誤差アンプＡ１３の出力
は制御スイッチｉ’ Ｃ２により出力に伝達されないよ
うにする。また、ＶＣ＞ＶＢ２時には逆に′１゛ＣＩは
ｉｏを伝達せず、Ｔｅ３は信号を出力回路に伝達する。
いま、本回路を通常の定電圧回路として働かす場合、（
１ン１７ Ｒ７） Ｉ ｎ ＞ＶＦＬ ２となるよう
設定すればスイン−ｆ”Ｉ’ 、：ｌは開放となり、ス
イッチＴ、−・は閉１−２る７ノこめ、従来回路とまっ
たく同し動作をする。一方、制御入力を■。＜ Ｖ Ｒ
Ｌｌに設定しておくと（例えば接地）誤差アンプの出力
は出力回路に伝わらず出力は開放状態となる。
１ン１７ Ｒ７） Ｉ ｎ ＞ＶＦＬ ２となるよう
設定すればスイン−ｆ”Ｉ’ 、：ｌは開放となり、ス
イッチＴ、−・は閉１−２る７ノこめ、従来回路とまっ
たく同し動作をする。一方、制御入力を■。＜ Ｖ Ｒ
Ｌｌに設定しておくと（例えば接地）誤差アンプの出力
は出力回路に伝わらず出力は開放状態となる。
第４図は本発明の他の実施例を示すもので、第３図に示
した本発明の定電圧回路をトランジスクレヘルで表現し
た回路図である。ダイオードＱ１゜Ｑ２と抵抗Ｒ＋で構
成される回路は定電圧回路となっていて、非安定化電圧
入力端子′Ｆ１よりＲ＋ 。
した本発明の定電圧回路をトランジスクレヘルで表現し
た回路図である。ダイオードＱ１゜Ｑ２と抵抗Ｒ＋で構
成される回路は定電圧回路となっていて、非安定化電圧
入力端子′Ｆ１よりＲ＋ 。
ＱＩ、Ｑ２を通してＧＮＤへと電流が流れトランジスタ
Ｑ３．Ｑ４のベース端子に、ダイオードの順方向電圧（
約Ｏ，ＳＶ ＞をＶ。とすると、２ ｖ 。
Ｑ３．Ｑ４のベース端子に、ダイオードの順方向電圧（
約Ｏ，ＳＶ ＞をＶ。とすると、２ ｖ 。
の電圧を与える。
トランジスタＱ３′、抵抗Ｒ２で構成される回路は第３
図におりる定電流源Ｃ，Ｃ＋、及び制御手段ＴＯ＋、Ｃ
２３，ＶＦ、Ｌ２に相当し、Ｑ３のベース・エミッタ電
圧かＶＤなので２ｖｏ−ｖ、＝ｖ。
図におりる定電流源Ｃ，Ｃ＋、及び制御手段ＴＯ＋、Ｃ
２３，ＶＦ、Ｌ２に相当し、Ｑ３のベース・エミッタ電
圧かＶＤなので２ｖｏ−ｖ、＝ｖ。
となるので、抵抗Ｒ２の両端には■。−ＶＣ（制御入力
電圧）がかかり、ＶＣ＜Ｖｒ、のときに０３と電流制限
抵抗Ｒ２を通して制御入力端子へ電流（Ｖ、−Ｖｏ）／
Ｒ２を流ず。ただしこれば第３図の回路と巽なり定電流
回路にはなっていない。
電圧）がかかり、ＶＣ＜Ｖｒ、のときに０３と電流制限
抵抗Ｒ２を通して制御入力端子へ電流（Ｖ、−Ｖｏ）／
Ｒ２を流ず。ただしこれば第３図の回路と巽なり定電流
回路にはなっていない。
これは第３図の定電流源ＣＣ１の目的はｆ）ｌに電源投
入時■。の電位を上げるためな゛ので、制御入力端子に
図示されない＋１分大きな制御用分割抵抗を接続したと
きにＶＣ＞ＶＦＬ２にするような電流源になっている。
入時■。の電位を上げるためな゛ので、制御入力端子に
図示されない＋１分大きな制御用分割抵抗を接続したと
きにＶＣ＞ＶＦＬ２にするような電流源になっている。
トランジスタＱ？、Ｑｅ、Ｑ９はベースが共通化され片
方のトランジスタのコレクタ・ベース間が短絡されてい
る構成いわゆるカレン１−ミラー回路であり、Ｑ７に流
れる電流とＱｅ、Ｑ９に流れる電流を比例させている。
方のトランジスタのコレクタ・ベース間が短絡されてい
る構成いわゆるカレン１−ミラー回路であり、Ｑ７に流
れる電流とＱｅ、Ｑ９に流れる電流を比例させている。
トランジスタＱａ、Ｑ５．Ｑ６．Ｑ７．Ｑｅ。
Ｑ９と抵抗Ｒ３，Ｒａ、Ｒ５よりなる回路°は第３図の
スイ・ノチＴＣ２，Ｃ１０，ＶＦＬＬ Ｉに相当する。
スイ・ノチＴＣ２，Ｃ１０，ＶＦＬＬ Ｉに相当する。
ＶＣ（制御入力端子）＜ ［Ｒａ／ （Ｒ：Ｉ＋Ｒ４）
１・Ｖ ｒ、 （Ｒａの上端の電位）のときトランジ
スタＱものエミ、り電位はＶＣ十ＶＩ、、トランジスタ
Ｑ４のエミ、り電位が２ＶＢ−Ｖｏ−Ｖ。なのでＱ５の
エミッタ電位はＲ３とＲ４の分割点の電位（Ｒａ ／
（Ｒ３−Ｉ−ｆンａ）） ・ｖｏであり、Ｑ５は導通
しないので（ユンのエミッタ・コレクタ間に流れる電流
もセ１コとなる。このためカレントミラーを構成する１
−ランジスタＱ８．Ｑ９の電流もゼロとなり、トランジ
スタＱ９のコレクタにベースが接続された制御用トラン
ジスタＱＩ６をＯＩｉ Ｆ状態にして、エミッタより取
り出される出力をを開放する。
１・Ｖ ｒ、 （Ｒａの上端の電位）のときトランジ
スタＱものエミ、り電位はＶＣ十ＶＩ、、トランジスタ
Ｑ４のエミ、り電位が２ＶＢ−Ｖｏ−Ｖ。なのでＱ５の
エミッタ電位はＲ３とＲ４の分割点の電位（Ｒａ ／
（Ｒ３−Ｉ−ｆンａ）） ・ｖｏであり、Ｑ５は導通
しないので（ユンのエミッタ・コレクタ間に流れる電流
もセ１コとなる。このためカレントミラーを構成する１
−ランジスタＱ８．Ｑ９の電流もゼロとなり、トランジ
スタＱ９のコレクタにベースが接続された制御用トラン
ジスタＱＩ６をＯＩｉ Ｆ状態にして、エミッタより取
り出される出力をを開放する。
トランジスタＱ ３ 、抵抗Ｒ２が動作しＶＣ〉（Ｒ４
／ （Ｒ３＋ Ｒ４）） ・ＶｏどなったときＱ５
のエミ、り電位子■。ばベース電位より低くベース電流
が流れＱ５がＯＮとなりＱ７．Ｑｌｌ。
／ （Ｒ３＋ Ｒ４）） ・ＶｏどなったときＱ５
のエミ、り電位子■。ばベース電位より低くベース電流
が流れＱ５がＯＮとなりＱ７．Ｑｌｌ。
Ｑ９に電流が流れる。従って、制御トランジスタＱ１６
がＯＮとなる。トランジスタＱ ｅ 、抵抗Ｒ５よりな
る回路は入力電圧Ｖｃｃの変動に対してＱ５のベース電
位の変動を防ぐ回路であり、Ｑ６をＱ８からの定電流を
駆動することによりＱ６のエミッタ電位をＶＣ十Ｖ。に
安定させる働きをする。Ｑ７に電流が流れる前には、入
力電圧の変動によりＲ５の電流が変動しＱ５のベース電
位を変動させるが、Ｑ７に電流が流れカレン１−ミラー
を構成するＱ８に電流が流れたときにＲ５の値を適当に
選ぶごとによって（充分大きな抵抗値にする）Ｒ５を通
して流れる電流の入力電圧の変動による電流変動を無視
できるほどの値にすることができる。
がＯＮとなる。トランジスタＱ ｅ 、抵抗Ｒ５よりな
る回路は入力電圧Ｖｃｃの変動に対してＱ５のベース電
位の変動を防ぐ回路であり、Ｑ６をＱ８からの定電流を
駆動することによりＱ６のエミッタ電位をＶＣ十Ｖ。に
安定させる働きをする。Ｑ７に電流が流れる前には、入
力電圧の変動によりＲ５の電流が変動しＱ５のベース電
位を変動させるが、Ｑ７に電流が流れカレン１−ミラー
を構成するＱ８に電流が流れたときにＲ５の値を適当に
選ぶごとによって（充分大きな抵抗値にする）Ｒ５を通
して流れる電流の入力電圧の変動による電流変動を無視
できるほどの値にすることができる。
このように第３図のＶＰＬＩ、Ｖ隅２は第４図ではそれ
ぞれ（Ｒａ／ （Ｒ３＋ Ｒａ） ｌ ・Ｖｏ。
ぞれ（Ｒａ／ （Ｒ３＋ Ｒａ） ｌ ・Ｖｏ。
ＶＤである。これば条件０ ＜ ＶＮＬ ＋ ＜ＶＢ
２を満たしている。トランジスタＱ１２．Ｃ１＋３・Ｑ
１４．Ｑ１５．抵抗Ｒ７，Ｒ６で構成される回路はいわ
ゆるハンドギャンプリファレンス回１ｇ＆として知られ
る回路であって温度補イ賞例誤差アンプに対応する。
２を満たしている。トランジスタＱ１２．Ｃ１＋３・Ｑ
１４．Ｑ１５．抵抗Ｒ７，Ｒ６で構成される回路はいわ
ゆるハンドギャンプリファレンス回１ｇ＆として知られ
る回路であって温度補イ賞例誤差アンプに対応する。
１−ランシスクＱ１４．Ｑｌ！Ｊのエミッタ接合面積を
３１４．Ｓ１５とするとＳ１４＜Ｓｌ！ｌである。ここ
では仮に５Ｓ１４＝Ｓ１５とする。トランジスタのベー
ス・エミッタ間電圧ＶＢＥ−にＪ： Ｖ＋ｓａ −（ｋ
′ｒ／ｑ） Ｌｎｌａ ／ＩＥＩ） （ｋ ：ボルッ
マン定数。
３１４．Ｓ１５とするとＳ１４＜Ｓｌ！ｌである。ここ
では仮に５Ｓ１４＝Ｓ１５とする。トランジスタのベー
ス・エミッタ間電圧ＶＢＥ−にＪ： Ｖ＋ｓａ −（ｋ
′ｒ／ｑ） Ｌｎｌａ ／ＩＥＩ） （ｋ ：ボルッ
マン定数。
ｑ：電荷、′置絶対温度、 Ｉｓ ：逆方向飽和電
流となる。〕エミッタ飽飽和流はエミッタ接合面積に比
例するので５１εｏ１４−■ト。＋５である。
流となる。〕エミッタ飽飽和流はエミッタ接合面積に比
例するので５１εｏ１４−■ト。＋５である。
トランジスタＱ１４．Ｑ１５のベース同志が接続されて
コレクタ電流はＱｌ２．Ｑｌ３のカレントミラーにより
等しいのでＲ７にががる電位差ば定富状態ではＱｌ、Ｑ
ｌ ５のベース・エミッタ電圧の差であり、 ｖｅε１４−■旺１５ ＝ （（ｋ”Ｆ／ ｑ） ｌｎｌ ε ／
Ｉｉ ｏ ＋ ａ ）（（ｋ Ｔ／ ｑ） １ｎｌ
ｖ ／ Ｉｅｏ ｌ ５ ）＝ （（ｋＴ／ｑ） Ｉｎ
ＩａＩ＋１５ ／ Ｉａｏｌａ）−（ｋ ’Ｔ”／
ｑ ） Ｉｎ５ となり温度だけの関数となる。
コレクタ電流はＱｌ２．Ｑｌ３のカレントミラーにより
等しいのでＲ７にががる電位差ば定富状態ではＱｌ、Ｑ
ｌ ５のベース・エミッタ電圧の差であり、 ｖｅε１４−■旺１５ ＝ （（ｋ”Ｆ／ ｑ） ｌｎｌ ε ／
Ｉｉ ｏ ＋ ａ ）（（ｋ Ｔ／ ｑ） １ｎｌ
ｖ ／ Ｉｅｏ ｌ ５ ）＝ （（ｋＴ／ｑ） Ｉｎ
ＩａＩ＋１５ ／ Ｉａｏｌａ）−（ｋ ’Ｔ”／
ｑ ） Ｉｎ５ となり温度だけの関数となる。
従って、ＩＥ −（ｋＴ／（１）］ｎ５／Ｒ７となり
、Ｒ６にかかる電圧■、６はＶＦＬａ ＝２１ＥＲ６＝
２ （Ｒ６／Ｒｖ）（ｋＴ／ｑ＞Ｉｎ５である。このよ
うにＶＦ ６にかかる電圧は正の温度係数を持つ。
、Ｒ６にかかる電圧■、６はＶＦＬａ ＝２１ＥＲ６＝
２ （Ｒ６／Ｒｖ）（ｋＴ／ｑ＞Ｉｎ５である。このよ
うにＶＦ ６にかかる電圧は正の温度係数を持つ。
これに対しＶＢｂは負の温度係数を持つことが知られて
いる。
いる。
ハンドギャップリファレンス回路は、ベース・エミッタ
結合電圧の負の温度係数と異なる電流密度でバイアスさ
れた対のＢ−Ｅ接合の電圧量差の正の温度係数によって
温度補償を行う回路である。
結合電圧の負の温度係数と異なる電流密度でバイアスさ
れた対のＢ−Ｅ接合の電圧量差の正の温度係数によって
温度補償を行う回路である。
第４図において、Ｒ６の電圧は（、ＶＯ２＋ ａ−ＶＩ
Ｅ ｌ ５） Ｒ６／Ｒ７＝２ （Ｒａ／Ｒ７） （
ｋＴ／Ｑ）ｌｎ５であり正の温度係数を持つがＶβａｈ
ａが負の温度係数を持つので、Ｒ６の電圧とＶｓｈ ｌ
’ ａとからなる基準電圧はＲ６を適当に決めることに
より温度に安定な点を選ぶことができる。
Ｅ ｌ ５） Ｒ６／Ｒ７＝２ （Ｒａ／Ｒ７） （
ｋＴ／Ｑ）ｌｎ５であり正の温度係数を持つがＶβａｈ
ａが負の温度係数を持つので、Ｒ６の電圧とＶｓｈ ｌ
’ ａとからなる基準電圧はＲ６を適当に決めることに
より温度に安定な点を選ぶことができる。
この電圧は１．２Ｖ程度であり、Ｖａシ２ ＜ Ｖｇ
である。同時にＱ’＋ ａ、 Ｑ ＋ ５はＱ９．Ｑｌ
、０゜Ｑ＋＋と共に出力トランジスタＱ＋ ６をドライ
ブする誤差アンプを構成している。Ｑ ｌ ５のエミッ
タに抵抗Ｒ７か接続されているために■。の変化ｃ；ｔ
、 Ｑ １ａに多くの変化を与える。つまりＱ ｌ ５
において、■ｏずなわらベース電圧が上がるとＲ７を通
してベース電流が流れＱ ｌ ５のコレクタ電流を増や
す。Ｒ７，Ｒ６がエミッタに接続されているのでエミッ
タ電流（！−コレクタ電流）の増加はエミッタ電圧を上
げることになりベース・エミッタ間電圧を下げてコレク
タ電流の変化を押さえる。
である。同時にＱ’＋ ａ、 Ｑ ＋ ５はＱ９．Ｑｌ
、０゜Ｑ＋＋と共に出力トランジスタＱ＋ ６をドライ
ブする誤差アンプを構成している。Ｑ ｌ ５のエミッ
タに抵抗Ｒ７か接続されているために■。の変化ｃ；ｔ
、 Ｑ １ａに多くの変化を与える。つまりＱ ｌ ５
において、■ｏずなわらベース電圧が上がるとＲ７を通
してベース電流が流れＱ ｌ ５のコレクタ電流を増や
す。Ｒ７，Ｒ６がエミッタに接続されているのでエミッ
タ電流（！−コレクタ電流）の増加はエミッタ電圧を上
げることになりベース・エミッタ間電圧を下げてコレク
タ電流の変化を押さえる。
しかしＱｌｌｌではＲ７に相当する抵抗はエミッタに接
続されていないのでＲ７の分だり変化が大きくなる。
続されていないのでＲ７の分だり変化が大きくなる。
１−ランジスタＱｌ１１のコレクタ電流は、トランジス
タＱ＋２．Ｑ＋３のカレントミラー回路により、トラン
ジスタＱ＋２のコレクタよりＱｌ５のコレクタへ供給さ
れる。まとめると、■わが増加するとトランジスタＱ１
４のコレクタ電流の増加の方がＱｌ３のコレクタ電流の
増加分より大きい分、トランジスタＩＩのベースに流れ
込み、Ｑ＋＋のベース電位を上げる。
タＱ＋２．Ｑ＋３のカレントミラー回路により、トラン
ジスタＱ＋２のコレクタよりＱｌ５のコレクタへ供給さ
れる。まとめると、■わが増加するとトランジスタＱ１
４のコレクタ電流の増加の方がＱｌ３のコレクタ電流の
増加分より大きい分、トランジスタＩＩのベースに流れ
込み、Ｑ＋＋のベース電位を上げる。
ＱｌｌはＮ ｌ） Ｎ ＋・ランジスタでＱｌｏはＮＰ
Ｎトランジスタとなっており、ダーリントン接続されて
いる。ＱＩＩのベース電圧が上がるとベース電流が流れ
込みＱ＋＋のコレクタ電流、ずなわちＱｌｏのベース電
流が増加しＱ’ｔｏのコレクタ電流を増やす。Ｑ９ば定
電流なので制御用トランジスタＱ１６はＱｌｏのコレク
タ電流が増えるとベース電圧が下がり Ｑｌ６のエミッ
タ電流を制限する。次にＶＣが下がったとき、どうよう
にＲ７の効果によって、Ｑｌａの変化の方が大きいので
Ｑｌｌのベース電圧が下がりＱｌｏのコレクタ電流が減
りＱｌ５のエミッタ電流を増す。つまり、制御入力端子
は出力端子に対し負帰還制御作用を行う。
Ｎトランジスタとなっており、ダーリントン接続されて
いる。ＱＩＩのベース電圧が上がるとベース電流が流れ
込みＱ＋＋のコレクタ電流、ずなわちＱｌｏのベース電
流が増加しＱ’ｔｏのコレクタ電流を増やす。Ｑ９ば定
電流なので制御用トランジスタＱ１６はＱｌｏのコレク
タ電流が増えるとベース電圧が下がり Ｑｌ６のエミッ
タ電流を制限する。次にＶＣが下がったとき、どうよう
にＲ７の効果によって、Ｑｌａの変化の方が大きいので
Ｑｌｌのベース電圧が下がりＱｌｏのコレクタ電流が減
りＱｌ５のエミッタ電流を増す。つまり、制御入力端子
は出力端子に対し負帰還制御作用を行う。
■ｏに出力電圧を分割した電圧を与えれは■。
が基準電圧になるように出力トランジスタを帰還制御す
る。
る。
第５図、第７図に本発明の応用例を示した。
第１図に示される従来例では出力トランジスタを開放に
できなかったので、外部でジャンパ接続することにより
解決していたが、本発明によれば、第５図のレヘルメー
ク用ＩＣのように定電圧■刀路の制御用トランジスタの
エミッタをＩＣ内部で発光ダイオ−１用向列化抵抗の−
ＩＩ：（に接続することによって、２番目のＩｃにおい
ては誤差アンプのマイナス入力に入る制御用入力端子を
接地することによって制御用トランジスタＱＯ３をＯＦ
Ｆ状態にすることができるのでそのＩＣは単なる直列
化抵抗としてのみ働くことになり、ＩＣのピンを１ビン
減らずことができる。
できなかったので、外部でジャンパ接続することにより
解決していたが、本発明によれば、第５図のレヘルメー
ク用ＩＣのように定電圧■刀路の制御用トランジスタの
エミッタをＩＣ内部で発光ダイオ−１用向列化抵抗の−
ＩＩ：（に接続することによって、２番目のＩｃにおい
ては誤差アンプのマイナス入力に入る制御用入力端子を
接地することによって制御用トランジスタＱＯ３をＯＦ
Ｆ状態にすることができるのでそのＩＣは単なる直列
化抵抗としてのみ働くことになり、ＩＣのピンを１ビン
減らずことができる。
第７図は別の応用例を示すもので、複数の異なる電圧の
定電圧回路の出力をトランジスタスイッチで制御入力端
子を制御することにより複数の電圧を得るための回路で
ある。
定電圧回路の出力をトランジスタスイッチで制御入力端
子を制御することにより複数の電圧を得るための回路で
ある。
（７）発明の効果
以上詳細に説明したように、本発明の定電圧回路によれ
ば、レベルメータ用ＩＣ回路などでＩｃのピン数を減ら
ずことができ、ＩＣパッケージの小型化もしくは空いた
ピンによる機能拡張を行なえるなどピンの利用度に対し
て大きな利点がある。
ば、レベルメータ用ＩＣ回路などでＩｃのピン数を減ら
ずことができ、ＩＣパッケージの小型化もしくは空いた
ピンによる機能拡張を行なえるなどピンの利用度に対し
て大きな利点がある。
また、接続を変えることなく複数の定電圧回路の第１図
は従来技術によって、レヘルメーク用ＩＣを複数接続し
た構成図、第２図は定電圧回路の従来方法を示した回路
図、第３図は本発明による定電圧回路の実施例を示した
プロ・ツク図、第４図は本発明による定電圧回路の他の
実施例を示した回路図、第５図は本発明による定電圧回
路をレヘルメータ用１Ｇに応用した回路構成図、第６図
は一般的なレベルメータ１０回路の１部を詳細に示した
図、第７図は本発明による定電圧回路を複数の電圧発止
用定電圧回路に応用した回路図であＱｏｘ・・・トラン
ジスタ Ａ＋３・・・誤差アンプ Ｔｃ−＋ 、
Ｔ（−λ・・・スイッチ Ｃ＋ｌ 。
は従来技術によって、レヘルメーク用ＩＣを複数接続し
た構成図、第２図は定電圧回路の従来方法を示した回路
図、第３図は本発明による定電圧回路の実施例を示した
プロ・ツク図、第４図は本発明による定電圧回路の他の
実施例を示した回路図、第５図は本発明による定電圧回
路をレヘルメータ用１Ｇに応用した回路構成図、第６図
は一般的なレベルメータ１０回路の１部を詳細に示した
図、第７図は本発明による定電圧回路を複数の電圧発止
用定電圧回路に応用した回路図であＱｏｘ・・・トラン
ジスタ Ａ＋３・・・誤差アンプ Ｔｃ−＋ 、
Ｔ（−λ・・・スイッチ Ｃ＋ｌ 。
Claims (1)
- 入力端子と出力６１１１子の間に接続された制御用トラ
ンジスタと、前記出力端子の出力電圧を分圧して得た制
御電圧と第１基準電圧とを比較し誤差電圧を出力する誤
差アンプと、ｎ；１記第１基半電圧より小なる第２基ｉ
１電圧と前記制御電圧とを比較する第１比較回路と、前
記第１比較回路の出力によって制御され、前記制御電圧
が前記第２基準電圧より小なるときに前記制御電圧を強
制的に上昇させる制御回路と、前記第２基準電圧より小
なる第３．２ｉ！−準電圧と前記制御電圧とを比較する
第２比較回路と、前記第２比較回路の出力によって制御
され、前記制御電圧が第３基準電圧より小なるときに前
記制御用トランジスタのヘースにりＪする前記誤差電圧
のり１■遠路を遮断し、前記制御用トランジスタをカッ
トオフするためのスイッチ回路を具備してなることを特
徴とする定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21010582A JPS5999510A (ja) | 1982-11-30 | 1982-11-30 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21010582A JPS5999510A (ja) | 1982-11-30 | 1982-11-30 | 定電圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5999510A true JPS5999510A (ja) | 1984-06-08 |
Family
ID=16583890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21010582A Pending JPS5999510A (ja) | 1982-11-30 | 1982-11-30 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999510A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01271812A (ja) * | 1988-03-17 | 1989-10-30 | Precision Monolithics Inc | 二重モード電圧基準回路及び方法 |
| US5079497A (en) * | 1989-08-22 | 1992-01-07 | U.S. Philips Corporation | Circuit intended to supply a reference voltage |
| EP1596266A1 (en) * | 2004-05-14 | 2005-11-16 | STMicroelectronics Belgium N.V. | Voltage regulator circuit with a safety detector |
-
1982
- 1982-11-30 JP JP21010582A patent/JPS5999510A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01271812A (ja) * | 1988-03-17 | 1989-10-30 | Precision Monolithics Inc | 二重モード電圧基準回路及び方法 |
| US5079497A (en) * | 1989-08-22 | 1992-01-07 | U.S. Philips Corporation | Circuit intended to supply a reference voltage |
| EP1596266A1 (en) * | 2004-05-14 | 2005-11-16 | STMicroelectronics Belgium N.V. | Voltage regulator circuit with a safety detector |
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