JPS60102016A - デイジタル遅延回路 - Google Patents
デイジタル遅延回路Info
- Publication number
- JPS60102016A JPS60102016A JP58208954A JP20895483A JPS60102016A JP S60102016 A JPS60102016 A JP S60102016A JP 58208954 A JP58208954 A JP 58208954A JP 20895483 A JP20895483 A JP 20895483A JP S60102016 A JPS60102016 A JP S60102016A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- output
- time
- delay time
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、論理ＩＣ試験装置などで発生されるパルス信
号の全体としての遅延時間とその・やルス幅を高精度に
制御するようにしたディジタル遅延回路に係り、特にｉ
Ｊ？ルス信号の立上りエツジ、立下りエツジが独立に微
調整可とされたディジタル遅延回路に関するものである
。
号の全体としての遅延時間とその・やルス幅を高精度に
制御するようにしたディジタル遅延回路に係り、特にｉ
Ｊ？ルス信号の立上りエツジ、立下りエツジが独立に微
調整可とされたディジタル遅延回路に関するものである
。
例えば論理ＩＣを試験するに際しては、被試験論理ＩＣ
に対して試験装置より極めて厳格な条件下で各種パルス
信号が与えられることが必要となっている。第１図は論
理ＩＣ試験装置の概要構成を被試験論理ＩＣとともに示
したものである。これによると、メインプロセッサ９に
よる制御下に、ツヤターン発生器１から被試験ＩＣ５に
対して試験パターンが与えられるようになっている。試
験ノぞターンは、試験信号生成器３でタイミング発生器
２からの生成タイミング指示によって所定の／ｅルス幅
のパルス信号にされた後、レベル変換用のドライバ４を
介し被試験ＩＣ５に与えられるようになっている。一方
、被試験ＩＣ５からは試験パターンに対する出力が得ら
れるが、これはレシーノぐ６でその論理レベルが判定さ
れた後、比較器７でノぞターン発生器１からの期特出カ
バターンと比較されるようになっている。この比較のタ
イミングはタイミング発生器２によって与えられるか、
比較器７での比較結果が不良である場合には・その際で
の各種情報がフェイルメモリ８に格納されるようにして
被試験ＩＣ５０機能や動作特性が試験されるようになっ
ている。
に対して試験装置より極めて厳格な条件下で各種パルス
信号が与えられることが必要となっている。第１図は論
理ＩＣ試験装置の概要構成を被試験論理ＩＣとともに示
したものである。これによると、メインプロセッサ９に
よる制御下に、ツヤターン発生器１から被試験ＩＣ５に
対して試験パターンが与えられるようになっている。試
験ノぞターンは、試験信号生成器３でタイミング発生器
２からの生成タイミング指示によって所定の／ｅルス幅
のパルス信号にされた後、レベル変換用のドライバ４を
介し被試験ＩＣ５に与えられるようになっている。一方
、被試験ＩＣ５からは試験パターンに対する出力が得ら
れるが、これはレシーノぐ６でその論理レベルが判定さ
れた後、比較器７でノぞターン発生器１からの期特出カ
バターンと比較されるようになっている。この比較のタ
イミングはタイミング発生器２によって与えられるか、
比較器７での比較結果が不良である場合には・その際で
の各種情報がフェイルメモリ８に格納されるようにして
被試験ＩＣ５０機能や動作特性が試験されるようになっ
ている。
第２図（ａｔ 、 （ｂｌけ被試験ＩＣとしてＤ型フリ
ツプフロップに例を採って、そのセットタイム、ホール
ドタイムおよび出力の遅延を測定する場合を示したもの
である。クロックの立上りエツジで入力データがフリッ
グフロッ７’ｌＯに確実にセットされるためには、セッ
トタイム７８ＥＴおよびボールドタイムＴＨＬＤは、少
なくとも一定時間保証されなければならないが、セット
タイムＴｓｚｔおよびボールドタイムＴＨＬＤ ｆ可変
として許容され得る最小のセットタイムおよびホールド
タイムを測定しようというものである。また、併せてク
ロックの立上りエツジに対するセット出力あるいはリセ
ット出力の遅延時間Ｔｐｏ ｋ測定せんとしているわけ
であるが、許容され得る最小のセットタイムおよびホー
ルドタイムを測定するためには、入カブ′−タのパルス
幅や入力データに対するクロックのタイミング関係が重
要となることは明らかである。したがって・一般的に精
度大にして試験あるいは測定を行なうためには、被試験
ＩＣに与えられる／母ルス信号のノ４ルス幅やパルス信
号相互間のタイミングは高精度に制御されなければなら
ない。
ツプフロップに例を採って、そのセットタイム、ホール
ドタイムおよび出力の遅延を測定する場合を示したもの
である。クロックの立上りエツジで入力データがフリッ
グフロッ７’ｌＯに確実にセットされるためには、セッ
トタイム７８ＥＴおよびボールドタイムＴＨＬＤは、少
なくとも一定時間保証されなければならないが、セット
タイムＴｓｚｔおよびボールドタイムＴＨＬＤ ｆ可変
として許容され得る最小のセットタイムおよびホールド
タイムを測定しようというものである。また、併せてク
ロックの立上りエツジに対するセット出力あるいはリセ
ット出力の遅延時間Ｔｐｏ ｋ測定せんとしているわけ
であるが、許容され得る最小のセットタイムおよびホー
ルドタイムを測定するためには、入カブ′−タのパルス
幅や入力データに対するクロックのタイミング関係が重
要となることは明らかである。したがって・一般的に精
度大にして試験あるいは測定を行なうためには、被試験
ＩＣに与えられる／母ルス信号のノ４ルス幅やパルス信
号相互間のタイミングは高精度に制御されなければなら
ない。
しかしながら、試験装置より被試験ＩＣに実際に与えら
れるパルス信号の精度は、種々の原因によって低下して
しまうのが通常である。／ｅターン発生器で発生された
試験ノ４グーンとしてのｚｅルス信号は、そのノｆルス
幅や／やルス信号相互間のタイミングが被試験ＩＣに与
えられる前に途中で変化してしまうというものである。
れるパルス信号の精度は、種々の原因によって低下して
しまうのが通常である。／ｅターン発生器で発生された
試験ノ４グーンとしてのｚｅルス信号は、そのノｆルス
幅や／やルス信号相互間のタイミングが被試験ＩＣに与
えられる前に途中で変化してしまうというものである。
第３図は同一仕様のドライバＡ、Ｈに四−ノヤルス信号
を入力として加えた場合でのドライバ出力を示したもの
である。これからも判るように、同一仕様であっても、
遅延時間はＴＤＬＥ＾＾〜ＴＤＬＥＡお、ＴＤＴＲＡＡ
←ＴＤＴＲＡＢといった具合にドライバＡ、Ｂ毎に異な
り、また、同一のドライバでも、立上りエツジ、立下り
エツジに対する遅延時間は、ＴＤＬＥＡ Ａ師ＴＤＴＲ
ＡＡ％ＴＤＬＥＡ ｍ ＋ＴＤＴＲＡ ｓといった具合
に異なるものとなる。即ち、全体としての遅延時間やノ
母ルス幅がドライバ毎に異なり、これがためにタイミン
グ関係も所期の状態よりずれてしまうというものである
。従来にあっては、このような場合立上り、立下りの何
れか一万のエツジを補正することによってタイミング関
係を所期のものに確保しているが、このような方法も最
近の高速化されたＩＣには不適当となっているのが実状
である。ＩＣが高速化される程に高精度なタイミング関
係での試験が要求されるからであり、このためパルス信
号毎にその立上りエツジ、立下りエツジをともに独立に
、しかも高精度に遅延制御する必要が生じている。
を入力として加えた場合でのドライバ出力を示したもの
である。これからも判るように、同一仕様であっても、
遅延時間はＴＤＬＥ＾＾〜ＴＤＬＥＡお、ＴＤＴＲＡＡ
←ＴＤＴＲＡＢといった具合にドライバＡ、Ｂ毎に異な
り、また、同一のドライバでも、立上りエツジ、立下り
エツジに対する遅延時間は、ＴＤＬＥＡ Ａ師ＴＤＴＲ
ＡＡ％ＴＤＬＥＡ ｍ ＋ＴＤＴＲＡ ｓといった具合
に異なるものとなる。即ち、全体としての遅延時間やノ
母ルス幅がドライバ毎に異なり、これがためにタイミン
グ関係も所期の状態よりずれてしまうというものである
。従来にあっては、このような場合立上り、立下りの何
れか一万のエツジを補正することによってタイミング関
係を所期のものに確保しているが、このような方法も最
近の高速化されたＩＣには不適当となっているのが実状
である。ＩＣが高速化される程に高精度なタイミング関
係での試験が要求されるからであり、このためパルス信
号毎にその立上りエツジ、立下りエツジをともに独立に
、しかも高精度に遅延制御する必要が生じている。
よって本発明の目的は、パルス信号の立上りエツジ、立
下りエツジが独立に、しかも高精度に遅延制御され得る
ディジタル遅延回路を供するにある。
下りエツジが独立に、しかも高精度に遅延制御され得る
ディジタル遅延回路を供するにある。
この目的のため本発明は、論理和要素あるいは論理積要
素の周辺に２つの遅延要素を配するようになしたもので
ある。
素の周辺に２つの遅延要素を配するようになしたもので
ある。
以下、本発明を第４図から第８図により説明する。
先ず本発明によるディジタル遅延回路の論理和要素使用
の基本的な構成態様を第４図（ａｔ 、 ｆｂｌによっ
て説明する。
の基本的な構成態様を第４図（ａｔ 、 ｆｂｌによっ
て説明する。
第４図（ａｌ 、 （ｂｌは、その構成と要部入出力信
号波形を示したものであり、入力パルス信号ＩＮは、赴
延時間可変とさルた遅延要素ＩＩ 、 １２を介し、論
理和要素としてのオアダート１３より出力ＯＵＴとして
出力されるようにしてなる。この場合、遅延要素１１で
の遅延時間ＤＬＩは、遅延要素１２での遅延時間ＤＬ２
よりも小さく設定されており、しかして、要部入出力信
号は第４図（ｂ）に示す如くになる。
号波形を示したものであり、入力パルス信号ＩＮは、赴
延時間可変とさルた遅延要素ＩＩ 、 １２を介し、論
理和要素としてのオアダート１３より出力ＯＵＴとして
出力されるようにしてなる。この場合、遅延要素１１で
の遅延時間ＤＬＩは、遅延要素１２での遅延時間ＤＬ２
よりも小さく設定されており、しかして、要部入出力信
号は第４図（ｂ）に示す如くになる。
これからも判るように、出力ＯＵＴの立上りエツジの遅
延時間ＴＤＬＥＡは遅延要素１１の遅延時間ＤＬＩに、
また、立下りエツジの遅延時間ＴＤＴＲＡは遅延要素１
２の遅延時間ＤＬ２に相当する。したがって、結果的に
入力パルス信号ＩＮはその立上りエツジがＤＬ１分、ま
た、立下りはＤＬＺ分遅延されたものとして得られ、パ
ルス幅はＤＬ２−ＤＬ１分太き（なることになる。
延時間ＴＤＬＥＡは遅延要素１１の遅延時間ＤＬＩに、
また、立下りエツジの遅延時間ＴＤＴＲＡは遅延要素１
２の遅延時間ＤＬ２に相当する。したがって、結果的に
入力パルス信号ＩＮはその立上りエツジがＤＬ１分、ま
た、立下りはＤＬＺ分遅延されたものとして得られ、パ
ルス幅はＤＬ２−ＤＬ１分太き（なることになる。
第５図（ａｌ 、 Ｔｂｌは、同じく論理積要素使用の
基本的な構成態様とその要部入出力信号波形を示したも
のである。この実施例は、オアゲート１３が論理積要素
としてのアンドダート１４に置換されたことを除けば、
構成は先の場合に同様であり、要部入出力信号波形は図
示の如くになる。即ち、出力ＯＵＴの立上りエツジの遅
延時間ＴＤ＋、ｚ＾はＤＬ２分、また、立下りエツジの
遅延時間ＴＤＴＲ＾はＤＬＩ分に相当し、そのｉ４ルス
幅はＤＬ２− ＤＬＩ分小さくなることが判る。何れに
しても、先の場合と同様入力パルス信号ＩＮの立上り、
立下りのエツジを遅延要素１１ 、１２により独立に、
しかも高精度に設定可能なわけであり、結果的に入力パ
ルス信号ＩＮの全体としての遅延時間とそのパルス幅が
高精度にして調整され得るものである０ したがって、上記の如くにしてなるディジタル遅延回路
を第１図における試験信号生成器３とドライバ４との間
にパルス信号対応に挿入しておく場合は、被試験ＩＣに
与えられろ２以上のノｅルス信号のタイミング関係は所
期のものに設定することが可能となるものである。タイ
ミング関係を所期のものに設定する際は、パルス信号対
応σ）ドライバなどの遅延特性が考慮されなければなら
ず、最も遅延時間の大きいエツジ全基準としてディジタ
ル遅延回路各々における遅延要素の遅延時間が定められ
るべきは勿論である。
基本的な構成態様とその要部入出力信号波形を示したも
のである。この実施例は、オアゲート１３が論理積要素
としてのアンドダート１４に置換されたことを除けば、
構成は先の場合に同様であり、要部入出力信号波形は図
示の如くになる。即ち、出力ＯＵＴの立上りエツジの遅
延時間ＴＤ＋、ｚ＾はＤＬ２分、また、立下りエツジの
遅延時間ＴＤＴＲ＾はＤＬＩ分に相当し、そのｉ４ルス
幅はＤＬ２− ＤＬＩ分小さくなることが判る。何れに
しても、先の場合と同様入力パルス信号ＩＮの立上り、
立下りのエツジを遅延要素１１ 、１２により独立に、
しかも高精度に設定可能なわけであり、結果的に入力パ
ルス信号ＩＮの全体としての遅延時間とそのパルス幅が
高精度にして調整され得るものである０ したがって、上記の如くにしてなるディジタル遅延回路
を第１図における試験信号生成器３とドライバ４との間
にパルス信号対応に挿入しておく場合は、被試験ＩＣに
与えられろ２以上のノｅルス信号のタイミング関係は所
期のものに設定することが可能となるものである。タイ
ミング関係を所期のものに設定する際は、パルス信号対
応σ）ドライバなどの遅延特性が考慮されなければなら
ず、最も遅延時間の大きいエツジ全基準としてディジタ
ル遅延回路各々における遅延要素の遅延時間が定められ
るべきは勿論である。
次に本発明によるディジタル遅延回路の変形された構成
態様などについて説明する。
態様などについて説明する。
第６図（ａｌ 、 （ｂｌは、それぞれ第４図（ａｌに
示すものの変形された構成を示したものである。先ず第
６図（ａｌに示すものより説明すれば、遅延要素１５ヲ
介された入力パルス信号ＩＮと遅延要素１５．１６’に
介された入カッ４ルスイ８号ＩＮとは、オアゲート１３
で論理和されるようになっている。したがって、出力Ｏ
ＵＴの立上りエツジの遅延時間は遅延要素１５の遅延時
間ＤＬ３に相当し、立下りのそれは遅延要素１５ 、１
６の遅延時間１）Ｌ３ 、 ＤＬ４の相に相当するもの
であることが判る。また、第６図（ｂｌに示すものは、
入力／？ルス信号ＩＮと遅延要素１６金介された入力・
ぞルス信号ＩＮとを論理和したうえ、遅延要素１５より
出力ＯＵＴ ｆｔ取り出すようにしたものである。
示すものの変形された構成を示したものである。先ず第
６図（ａｌに示すものより説明すれば、遅延要素１５ヲ
介された入力パルス信号ＩＮと遅延要素１５．１６’に
介された入カッ４ルスイ８号ＩＮとは、オアゲート１３
で論理和されるようになっている。したがって、出力Ｏ
ＵＴの立上りエツジの遅延時間は遅延要素１５の遅延時
間ＤＬ３に相当し、立下りのそれは遅延要素１５ 、１
６の遅延時間１）Ｌ３ 、 ＤＬ４の相に相当するもの
であることが判る。また、第６図（ｂｌに示すものは、
入力／？ルス信号ＩＮと遅延要素１６金介された入力・
ぞルス信号ＩＮとを論理和したうえ、遅延要素１５より
出力ＯＵＴ ｆｔ取り出すようにしたものである。
このように構成しても第６図（ａｌに示すものと同一の
結果が得られることは明らかである。なお、上記の例は
論理和要素を使用した場合のものであるが、論理積要素
を使用したものも同様に構成され得ることは勿論である
。
結果が得られることは明らかである。なお、上記の例は
論理和要素を使用した場合のものであるが、論理積要素
を使用したものも同様に構成され得ることは勿論である
。
以上本発明によるディジタル遅延回路の基本的態様、変
形態様について説明したが、実際面からすれば、論理和
、論理積の何れか一方の機能を選択的に切換使用しなけ
ればならない場合がある。
形態様について説明したが、実際面からすれば、論理和
、論理積の何れか一方の機能を選択的に切換使用しなけ
ればならない場合がある。
第７図は選択的な切換使用が考慮、されたディジタル遅
延回路の一例での構成を、また、第８図（ａ）。
延回路の一例での構成を、また、第８図（ａ）。
（ｂ）は論理和機能、論理積機能として動作する場合で
の等価回路金示したもので剋る。選択モード信号Ｃ０Ｎ
Ｔがいわゆる′Ｏ“状態にある間は、排他的論理和ダー
ト１７ 、２］は単に通過ダートとして機能することか
ら、遅延要素１８ 、１９およびオアゲート加よりなる
ものは１論理和機能のものとして動作することになるも
のである。また、いわゆる１１″状態にある場合には排
他的論理和ダー） １７ 、２］はインバータとして機
能し、結果的に論理積機能のものとして動作することに
なるわけである。なお、オアゲート２０をアンドダート
に置換する場合（ま、選択モード信号Ｃ０ＮＴが１０″
状態にある」動台（ま＝埋積機能のものとして、ゝ１“
状態にある場合［＆ま論理和機能のものとして動作する
ことになる。
の等価回路金示したもので剋る。選択モード信号Ｃ０Ｎ
Ｔがいわゆる′Ｏ“状態にある間は、排他的論理和ダー
ト１７ 、２］は単に通過ダートとして機能することか
ら、遅延要素１８ 、１９およびオアゲート加よりなる
ものは１論理和機能のものとして動作することになるも
のである。また、いわゆる１１″状態にある場合には排
他的論理和ダー） １７ 、２］はインバータとして機
能し、結果的に論理積機能のものとして動作することに
なるわけである。なお、オアゲート２０をアンドダート
に置換する場合（ま、選択モード信号Ｃ０ＮＴが１０″
状態にある」動台（ま＝埋積機能のものとして、ゝ１“
状態にある場合［＆ま論理和機能のものとして動作する
ことになる。
さらに、本発明による基本遅延回路全組み合１−）せる
事により、特に切換制御を行なｔりなくとも／４’ルス
幅の短縮から拡大まで連続して可変可倉ヒとすることが
できる。第９図は組み合せσ） −ｆ＋Ｊであり、論理
和ゲートによる遅延回路σ）出力に論理程（ケ８−トに
よる遅延回路全村して構成したもσ）である。
事により、特に切換制御を行なｔりなくとも／４’ルス
幅の短縮から拡大まで連続して可変可倉ヒとすることが
できる。第９図は組み合せσ） −ｆ＋Ｊであり、論理
和ゲートによる遅延回路σ）出力に論理程（ケ８−トに
よる遅延回路全村して構成したもσ）である。
また、ここで論理和ゲートと論理積ｆ−１に入れ換えて
も同様の効果が得られること＆まり」ら／ｌ）であるＯ 〔発明の効果〕 以上説明したように本発明は、入力側に遅延時間が可変
おるいは固定とされた遅延要素７５５１つ自己されてな
る論理和要素ある℃・＆ま論理積要素σ）入力側あるい
は出力側に、遅延時間か可変ある℃・＆ま固定とされた
他の遅延要素が更に配されるようになしたものである。
も同様の効果が得られること＆まり」ら／ｌ）であるＯ 〔発明の効果〕 以上説明したように本発明は、入力側に遅延時間が可変
おるいは固定とされた遅延要素７５５１つ自己されてな
る論理和要素ある℃・＆ま論理積要素σ）入力側あるい
は出力側に、遅延時間か可変ある℃・＆ま固定とされた
他の遅延要素が更に配されるようになしたものである。
したがって、本発明による場合は、入カッ４ルス信号の
立上りエツジ、立下りエツジが独立に、しかも高精度に
して遅延ｆｌＪ制御され得るという効果が得られる。
立上りエツジ、立下りエツジが独立に、しかも高精度に
して遅延ｆｌＪ制御され得るという効果が得られる。
第１図は、論理ＩＣ試験装置の概要構成を被試験論理Ｉ
Ｃとともに示す図、第２図（ａｌ 、 （ｂｌは、被試
験論理ＩＣとしてＤ型フリップ７０ッグに例ヲ採ってそ
のセットタイム、ホールドタイムなどの測定を行なう場
合を説明するための図、第３図は、同一仕様のドライバ
であってもその出力特性が異なることを説明するための
図、第４図（ａｔ 、 （ｂｌは、本発明によるディジ
タル遅延回路の論理和要素使用の基本的構成態様とその
要部入出力信号波形を示す図、第５図（ａｌ 、 （ｂ
）は、同じく論理積要素使用の基本的構成態様とその要
部入出力信号波形を示す図、第６図（ａｔ 、 （ｂｌ
は、それぞれ本発明によるディジタル遅延回路の変形さ
れた構成態様を示す図、第７図は、論理和機能、論理積
機能が選択可とされた本発明に係るディジタル遅延回路
の一例での構成を示す図、第８図（ａｌ 、 （ｂｌは
、それぞれ論理和機能、論理ｙ＊機能が選択された場合
での等価回路を示す図、第９図は本発明による基本遅延
回路の組み合わせ例ケ示す図である。 １１ 、１２・・・遅延要素、１３・・・オアゲート（
論理和要素）、１４・・・アンドダート（論理積要素）
。 代理人弁理士 秋 本 正 実 業 １ 図 第２図（ａ） 第３図 第４図（ａ） 第４図（ｂ） ＴＤＬＥＡ ＴＤＴＲＡ 第５図（ａ） 第５図（ｂ） 第６図（ａ） 第７図 しくＪＮＩ 第８図（ａ） 一８図（ｂ） 第９図 １
Ｃとともに示す図、第２図（ａｌ 、 （ｂｌは、被試
験論理ＩＣとしてＤ型フリップ７０ッグに例ヲ採ってそ
のセットタイム、ホールドタイムなどの測定を行なう場
合を説明するための図、第３図は、同一仕様のドライバ
であってもその出力特性が異なることを説明するための
図、第４図（ａｔ 、 （ｂｌは、本発明によるディジ
タル遅延回路の論理和要素使用の基本的構成態様とその
要部入出力信号波形を示す図、第５図（ａｌ 、 （ｂ
）は、同じく論理積要素使用の基本的構成態様とその要
部入出力信号波形を示す図、第６図（ａｔ 、 （ｂｌ
は、それぞれ本発明によるディジタル遅延回路の変形さ
れた構成態様を示す図、第７図は、論理和機能、論理積
機能が選択可とされた本発明に係るディジタル遅延回路
の一例での構成を示す図、第８図（ａｌ 、 （ｂｌは
、それぞれ論理和機能、論理ｙ＊機能が選択された場合
での等価回路を示す図、第９図は本発明による基本遅延
回路の組み合わせ例ケ示す図である。 １１ 、１２・・・遅延要素、１３・・・オアゲート（
論理和要素）、１４・・・アンドダート（論理積要素）
。 代理人弁理士 秋 本 正 実 業 １ 図 第２図（ａ） 第３図 第４図（ａ） 第４図（ｂ） ＴＤＬＥＡ ＴＤＴＲＡ 第５図（ａ） 第５図（ｂ） 第６図（ａ） 第７図 しくＪＮＩ 第８図（ａ） 一８図（ｂ） 第９図 １
Claims (1)
- 入力側に遅延時間が可変あるいは固定とされた遅延要素
が１つ配されてなる論理和要素あるいは論理積要素の入
力側あるいは出力側に、遅延時間が可変あるいは固定と
された他の遅延要素が更に配される構成全特徴とするデ
ィジタル遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58208954A JPS60102016A (ja) | 1983-11-09 | 1983-11-09 | デイジタル遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58208954A JPS60102016A (ja) | 1983-11-09 | 1983-11-09 | デイジタル遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60102016A true JPS60102016A (ja) | 1985-06-06 |
Family
ID=16564893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58208954A Pending JPS60102016A (ja) | 1983-11-09 | 1983-11-09 | デイジタル遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60102016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61189014A (ja) * | 1985-02-15 | 1986-08-22 | Ando Electric Co Ltd | ひずみ付加回路 |
-
1983
- 1983-11-09 JP JP58208954A patent/JPS60102016A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61189014A (ja) * | 1985-02-15 | 1986-08-22 | Ando Electric Co Ltd | ひずみ付加回路 |
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