JPS60102799U - ランダムアクセスメモリ - Google Patents

ランダムアクセスメモリ

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JPS60102799U
JPS60102799U JP16939184U JP16939184U JPS60102799U JP S60102799 U JPS60102799 U JP S60102799U JP 16939184 U JP16939184 U JP 16939184U JP 16939184 U JP16939184 U JP 16939184U JP S60102799 U JPS60102799 U JP S60102799U
Authority
JP
Japan
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transistor
circuit
mos
output
differential amplifier
Prior art date
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Application number
JP16939184U
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English (en)
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JPS6125118Y2 (ja
Inventor
浅川　辰司
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のランダムアクセスメモリの回路−で９□
？　Ａ３ｇ　’４ｔ　Ａ５．２　’Ａ６ｇ　’７＊　Ａ
ＢｇＡｅ、Ａｉ。・・・・・・アドレス入力端子、ｌ１
０１．　　Ｉ／へｔ　　ｌ１０３．　　ｌ１０４９　　
ｙ１０５．　ｌ１０６．　　ｌ１０７、ｌ１０８・・・
・・・入出力端子、ＷＥ−・・・・・ライトイネ・【゛
、　　　。 −二品Ｉニフ１πユＷ’！（７＞−４ｈ　５７．１″；
浩）−、２６−Ｎｆヤ４ｔｌｚ）５ｙ　　・ジスタ、２
３，２４・・・・・・高抵抗ポリシリコン抵゛抗、Ｔ・
・・・・・１ランスフア一ゲート信号、ｂ、Ｔ５・・・
　　゛、′−・・・データ信号、第３図は本考案のラン
ダムアクセ　　　　。 ）ｔ６ｓＥＥＤ：：”、’第４図、第５図は第３図にお
　　　　′□゛　。

Claims (1)

    【実用新案登録請求の範囲】
  1. ２進情報を記憶する集積回路において、複数個マトリッ
    クス状に配列されたスタティック型メモリセル回路、メ
    モリセルのアドレスを指定するアドレス入力回路及びデ
    コーダ回路、メモリセルヘ−のデータの出し入れを行う
    データ入力回路、及びデータ出力回路とそのコントロー
    ル回路と電源電圧の減圧回路を備え、前記減圧回路は第
    １の導電型の第１と第２のＭＯＳトランジスタよりなる
    差゛　　動増幅回路、ソースが第１の電源に接続された
    第１の導電型の第３のＭＯＳ）ランジスタからなる定電
    流源、ソースが第２の電源に並列接続されたゲート電極
    には一方のドレイン出力がともに接続された第２の導電
    型の第４と第５のＭＯＳトランジスタからなる負荷トラ
    ンジスタ対とソースが第２の電源に接続された第２の導
    電型の第６の゛ＭＯＳトランジスタからなる帰還回路よ
    りなり、前記定電流源、前記差動増幅回路と前記負荷ト
    ランジスタ対は前記第１と第２の電源の間に直列に一接
    続され、前記差動増幅回路のトランジスタのソースは互
    いに接続され前記第３のＭαＩランジスタのドレインに
    接続され、前記第１のＭＯＳ）ランジスタのゲート電極
    には前記第１の電源が接続され、前記負荷トランジスタ
    対の他方のドレイン出力は前記第６のＣＭＯＳトランジ
    スタのゲートに入力され、前記第６のＣＭα注ランうス
    タのドレイン出力は前記第２のＣＭＯＳ　トランジスタ
    のゲートに接続され、前記第１と第２のＭＯＳ）ランジ
    スタは異なった閾値電圧を有し、前記具なった闇値電圧
    の差が前記第６のＭＯＳトランジスタのドレイン出力に
    出力されることを特徴とする９７
JP16939184U 1984-11-08 1984-11-08 ランダムアクセスメモリ Granted JPS60102799U (ja)

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JP16939184U JPS60102799U (ja) 1984-11-08 1984-11-08 ランダムアクセスメモリ

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JPS60102799U true JPS60102799U (ja) 1985-07-13
JPS6125118Y2 JPS6125118Y2 (ja) 1986-07-28

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