JPS63209097A - 半導体不揮発性ｒａｍ - Google Patents
半導体不揮発性ｒａｍInfo
- Publication number
- JPS63209097A JPS63209097A JP62041819A JP4181987A JPS63209097A JP S63209097 A JPS63209097 A JP S63209097A JP 62041819 A JP62041819 A JP 62041819A JP 4181987 A JP4181987 A JP 4181987A JP S63209097 A JPS63209097 A JP S63209097A
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- JP
- Japan
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- ram
- gate electrode
- nonvolatile
- mos capacitor
- selection gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピューターなどの電子機器に用いられ
る半導体不揮発性ＲＡＭ （ランダム・アクセス・メモ
リ）に関する。
る半導体不揮発性ＲＡＭ （ランダム・アクセス・メモ
リ）に関する。
この発明は、半導体不揮発性ＲＡＭにおいて、揮発性メ
モリと不揮発性Ｍ ＯＳ （Ｍｅｔａｌ −０ｘｉｄｅ
−３ｃｍｉｃｏｎｄｕｃｔｏｒ）キャパシタとから構
成することにより、低電力で安価な半導体不揮発性ＲＡ
Ｍを可能にしたものである。
モリと不揮発性Ｍ ＯＳ （Ｍｅｔａｌ −０ｘｉｄｅ
−３ｃｍｉｃｏｎｄｕｃｔｏｒ）キャパシタとから構
成することにより、低電力で安価な半導体不揮発性ＲＡ
Ｍを可能にしたものである。
従来、第２図に示すように、インバーターを直列に接続
したスタティックＲＡＭの出力端子に、トランジスタ八
Ｔ！と不揮発性ＭＯ３）ランジスタＴ３．トランジスタ
Ｂ Ｔ ａを直列に接続した構成になっている。（ＩＥ
ＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−３ｔａｔｅ
Ｃｉｒｃｕｉｔｓ、 ｖｏｌ、 ５ｃ−１８，Ｎｏ５，
０ＣＴＯＢＥＲ１９８３ｐｐ５２５〜５３２） 〔発明が解決しようとする問題点〕 しかし、従来の半導体不揮発性ＲＡＭは、スタティック
ＲＡＭ以外に３個のトランジスタを必要としており、さ
らに、不揮発性ＭＯＳトランジスタの情報をスタティッ
クＲＡＭに移す時に大きな直流電流が必要である欠点が
ある。
したスタティックＲＡＭの出力端子に、トランジスタ八
Ｔ！と不揮発性ＭＯ３）ランジスタＴ３．トランジスタ
Ｂ Ｔ ａを直列に接続した構成になっている。（ＩＥ
ＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−３ｔａｔｅ
Ｃｉｒｃｕｉｔｓ、 ｖｏｌ、 ５ｃ−１８，Ｎｏ５，
０ＣＴＯＢＥＲ１９８３ｐｐ５２５〜５３２） 〔発明が解決しようとする問題点〕 しかし、従来の半導体不揮発性ＲＡＭは、スタティック
ＲＡＭ以外に３個のトランジスタを必要としており、さ
らに、不揮発性ＭＯＳトランジスタの情報をスタティッ
クＲＡＭに移す時に大きな直流電流が必要である欠点が
ある。
そこで、この発明は従来のこのような欠点を解決するた
め、低電力で安価な半導体不揮発性ＲＡＭを得ることを
目的としている。
め、低電力で安価な半導体不揮発性ＲＡＭを得ることを
目的としている。
上記問題点を解決するために、この発明は揮発性ＲＡＭ
に、選択トランジスタを介して不揮発性ＭＯＳキャパシ
タを接続する構成にし、低電力で安価な半導体不揮発性
ＲＡＭを可能にした。
に、選択トランジスタを介して不揮発性ＭＯＳキャパシ
タを接続する構成にし、低電力で安価な半導体不揮発性
ＲＡＭを可能にした。
上記のように構成された半導体不揮発性ＲＡＭは、構造
がＨ単であり、さらに、不揮発性ＭＯＳキャパシタの情
報を揮発性ＲＡＭに移す時に、直流電流を必要としない
ために低電力で安価な半導体不揮発性ＲＡＭを実現でき
る。
がＨ単であり、さらに、不揮発性ＭＯＳキャパシタの情
報を揮発性ＲＡＭに移す時に、直流電流を必要としない
ために低電力で安価な半導体不揮発性ＲＡＭを実現でき
る。
以下に、この発明の実施例を図面に基づいて説明する。
第１図において、インバーター２ケを直列に接続した揮
発性ＲＡＭの出力端子Ｑに、選択ゲートトランジスタＴ
＋を介して不揮発性ＭＯＳキャパシタＣを設けである。
発性ＲＡＭの出力端子Ｑに、選択ゲートトランジスタＴ
＋を介して不揮発性ＭＯＳキャパシタＣを設けである。
揮発性ＲＡＭは、第１図の場合は、揮発性ＲＡＭがスタ
ティックＲＡＭの場合の例であるが、ダイナミックＲＡ
Ｍでも本発明は実施可能である。
ティックＲＡＭの場合の例であるが、ダイナミックＲＡ
Ｍでも本発明は実施可能である。
揮発性ＲＡＭの出力端子と選択ゲートトランジスタＴ、
と不揮発性ＭＯＳキャパシタＣの断面図を第３図に示す
、Ｐ型の半導体基板！の表面に、揮発性ＲＡＭの出力端
子Ｑで、かつ、選択ゲートトランジスタのソース領域で
あるＮ″領域２が形成され、さらに、Ｎ″頚域２に直列
に選択ゲート絶縁膜３と選択ゲート電極５から成る選択
ゲートトランジスタＴ、を接続し、さらに、直列にゲー
ト絶縁膜４と浮遊ゲート電極６と制御ゲート電極８と消
去端子１０とから成る不揮発性ＭＯＳキャパシタＣを接
続している。
と不揮発性ＭＯＳキャパシタＣの断面図を第３図に示す
、Ｐ型の半導体基板！の表面に、揮発性ＲＡＭの出力端
子Ｑで、かつ、選択ゲートトランジスタのソース領域で
あるＮ″領域２が形成され、さらに、Ｎ″頚域２に直列
に選択ゲート絶縁膜３と選択ゲート電極５から成る選択
ゲートトランジスタＴ、を接続し、さらに、直列にゲー
ト絶縁膜４と浮遊ゲート電極６と制御ゲート電極８と消
去端子１０とから成る不揮発性ＭＯＳキャパシタＣを接
続している。
不揮発性ＲＡＭの動作について説明する。
まず、選択ゲートトランジスタＴ１をＯＦＦ状態にすれ
ば、不揮発性ＭＯＳキャパシタＣの影響を受けないため
に、本発明の不揮発性ＲＡＭは、通常のＲＡＭ （ラン
ダム・アクセス・メモリ）として動作することができる
。
ば、不揮発性ＭＯＳキャパシタＣの影響を受けないため
に、本発明の不揮発性ＲＡＭは、通常のＲＡＭ （ラン
ダム・アクセス・メモリ）として動作することができる
。
次にＲＡＭの情報を不揮発性ＭＯＳキャパシタＣへ移す
、いわゆるストア動作は次のようにして行う、まず、制
御ゲート電極８に対して高い電圧を消去端子１０に印加
すると、浮遊ゲート電極６と消去電極ｌＯの間の消去ト
ンネル絶縁膜９に高電界が印加され、トンネル電流が流
れる結果、浮遊ゲート電極６の電位はプラス側に帯電す
る０次に、選択ゲート電極５に電源電圧を印加し、制御
ゲート電極８に基板ｌに対して高電圧を印加すると、Ｒ
ＡＭの出力端子２が電源電圧側のレベルの場合は選択ゲ
ートトランジスタＴ１はＯＦＦ状態になるために、浮遊
ゲート電極６の電位は正側に帯電したままになる。逆に
、ＲＡＭの出力端子２が基板１の電位側の低いレベルの
場合は、選択ゲートトランジスタＴ、は充分ＯＮ状態と
なるために、浮遊ゲート電極６の下の基板表面の電位は
、ＲＡＭの出力端子２の電位に等しくなり、浮遊ゲート
電極６と基板１との間のゲート絶縁膜４に高電界が加わ
る。その結果、ゲート絶縁膜４を介してトンネル電流が
流れ、浮遊ゲート電極６は負側に帯電する。即ち、ＲＡ
Ｍの出力端子２が電源電圧側の場合は浮遊ゲート電極６
は正側に、出力端子２が基板１の低い電位の場合は浮遊
ゲート電極６は負側に帯電する。
、いわゆるストア動作は次のようにして行う、まず、制
御ゲート電極８に対して高い電圧を消去端子１０に印加
すると、浮遊ゲート電極６と消去電極ｌＯの間の消去ト
ンネル絶縁膜９に高電界が印加され、トンネル電流が流
れる結果、浮遊ゲート電極６の電位はプラス側に帯電す
る０次に、選択ゲート電極５に電源電圧を印加し、制御
ゲート電極８に基板ｌに対して高電圧を印加すると、Ｒ
ＡＭの出力端子２が電源電圧側のレベルの場合は選択ゲ
ートトランジスタＴ１はＯＦＦ状態になるために、浮遊
ゲート電極６の電位は正側に帯電したままになる。逆に
、ＲＡＭの出力端子２が基板１の電位側の低いレベルの
場合は、選択ゲートトランジスタＴ、は充分ＯＮ状態と
なるために、浮遊ゲート電極６の下の基板表面の電位は
、ＲＡＭの出力端子２の電位に等しくなり、浮遊ゲート
電極６と基板１との間のゲート絶縁膜４に高電界が加わ
る。その結果、ゲート絶縁膜４を介してトンネル電流が
流れ、浮遊ゲート電極６は負側に帯電する。即ち、ＲＡ
Ｍの出力端子２が電源電圧側の場合は浮遊ゲート電極６
は正側に、出力端子２が基板１の低い電位の場合は浮遊
ゲート電極６は負側に帯電する。
浮遊ゲート電極６が正側に帯電すれば、浮遊ゲート電極
６の下が強反転するために多くの電荷を浮遊ゲート電極
６下の基板１の表面に蓄積できる。
６の下が強反転するために多くの電荷を浮遊ゲート電極
６下の基板１の表面に蓄積できる。
すなわち、選択ゲートトランジスタＴ１に大きなコンデ
ンサが接続されたことと等価になる。このコンデンサは
、基板表面と基板間及び制御ゲート電極間の容量値であ
る。浮遊ゲート電極６が負側に帯電している時は、浮遊
ゲート電極６の下の基板１の表面は電荷をＭ積できない
ために、選択ゲートトランジスタＴ１に何も接続してい
ないことと等価になる。
ンサが接続されたことと等価になる。このコンデンサは
、基板表面と基板間及び制御ゲート電極間の容量値であ
る。浮遊ゲート電極６が負側に帯電している時は、浮遊
ゲート電極６の下の基板１の表面は電荷をＭ積できない
ために、選択ゲートトランジスタＴ１に何も接続してい
ないことと等価になる。
以上説明したように、ストア動作によって、ＲＡＭの出
力端子２が高い電位の場合は選択ゲートトランジスタＴ
Ｉを介して大きな容量のコンデンサが、逆にＲＡＭの出
力端子２が低い電位の場合（基板１の側）は選択ゲート
トランジスタＴ１を介して小さな容量のコンデンサが接
続したことになる。この選択ゲートトランジスタＴ、に
接続したコンデンサは、ＲＡＭの情報によって容■を変
可してストアすることができさらに不揮発性である。従
って、この基板１とゲート絶縁膜４と浮遊ゲート電極６
と制御ゲート電極８と消去電極ｌＯとから成るコンデン
サは、不揮発性ＭＯＳキャパシタＣとなる。
力端子２が高い電位の場合は選択ゲートトランジスタＴ
Ｉを介して大きな容量のコンデンサが、逆にＲＡＭの出
力端子２が低い電位の場合（基板１の側）は選択ゲート
トランジスタＴ１を介して小さな容量のコンデンサが接
続したことになる。この選択ゲートトランジスタＴ、に
接続したコンデンサは、ＲＡＭの情報によって容■を変
可してストアすることができさらに不揮発性である。従
って、この基板１とゲート絶縁膜４と浮遊ゲート電極６
と制御ゲート電極８と消去電極ｌＯとから成るコンデン
サは、不揮発性ＭＯＳキャパシタＣとなる。
次に、不揮発性ＭＯＳキャパシタＣの情報をＲＡＭに移
す、いわゆる、リコール動作については次のようにする
０選択ゲートトランジスタＴ１をＯＮ状態にして、出力
端子２に大きなコンデンサが接続した場合は、出力端子
の電位が電源電圧側のレベルになり、小さなコンデンサ
が接続した場合は、出力端子の電位が基板１と同じ低い
レベルになるようにＲＡＭを設計する。このように設計
すると、不揮発性ＭＯＳキャパシタの情報をＲＡＭヘリ
コールできる。リコールする時、選択ゲートトランジス
タＴＩには不揮発性ＭＯＳキャパシタＣが接続している
ために、直流電流が流れない。
す、いわゆる、リコール動作については次のようにする
０選択ゲートトランジスタＴ１をＯＮ状態にして、出力
端子２に大きなコンデンサが接続した場合は、出力端子
の電位が電源電圧側のレベルになり、小さなコンデンサ
が接続した場合は、出力端子の電位が基板１と同じ低い
レベルになるようにＲＡＭを設計する。このように設計
すると、不揮発性ＭＯＳキャパシタの情報をＲＡＭヘリ
コールできる。リコールする時、選択ゲートトランジス
タＴＩには不揮発性ＭＯＳキャパシタＣが接続している
ために、直流電流が流れない。
即ち、低消費電力でリコールできる。
この発明は、以上説明したように、ＲＡＭに選択ゲート
トランジスタを介して半導体不揮発性ＭｏＳキャパシタ
を接続した構造であるために、ストア及びリコール時の
消費電力が小さく、さらに、構造が！単であるために、
低消費電力で安価な不揮発性ＲＡＭを実現できる。本発
明の説明に用いた不揮発性ＭＯＳキャパシタの構造は、
浮遊ゲート型である必要はなくＭＮＯＳ型（ＩＥ［ｉＥ
Ｊｏｕｒｎａｌｏｆ ５ｏｌｉｄ−Ｓｔａｔｅ Ｃ１
ｒｃｕｉｔｓ、ｖｏｌ、５ｃ−１５＋ Ｎｏ３． ＪＵ
ＮＥ１９８０ ｐｐ３４６〜３５３）であってもよい。
トランジスタを介して半導体不揮発性ＭｏＳキャパシタ
を接続した構造であるために、ストア及びリコール時の
消費電力が小さく、さらに、構造が！単であるために、
低消費電力で安価な不揮発性ＲＡＭを実現できる。本発
明の説明に用いた不揮発性ＭＯＳキャパシタの構造は、
浮遊ゲート型である必要はなくＭＮＯＳ型（ＩＥ［ｉＥ
Ｊｏｕｒｎａｌｏｆ ５ｏｌｉｄ−Ｓｔａｔｅ Ｃ１
ｒｃｕｉｔｓ、ｖｏｌ、５ｃ−１５＋ Ｎｏ３． ＪＵ
ＮＥ１９８０ ｐｐ３４６〜３５３）であってもよい。
又、制御ゲート電極、消去電極は浮遊ゲート電極の上で
なく基板の中に設けても動作は同じである。
なく基板の中に設けても動作は同じである。
第１図は、本発明にかかる半導体不揮発性ＲＡＭの回路
図であり、第２図は、従来の半導体不運発性ＲＡＭの回
路図である。第３図は、本発明の不揮発性ＭＯＳキャパ
シタの断面図である。 １・・・半導体基板 ２・・・ＲＡＭの出力端子 ５・・・選択ゲート電極 ６・・・浮遊ゲート電極 ８・・・制御ゲート電極 １０・・・消去電極 以上 出願人 セイコー電子工業株式会社 本発明の手”Ｆｆ木り１梵性ＲＡＭの回路口第１図 第２図 下４′ｆ発ｔｉＭＯｓキＩパンタの−面図第３図
図であり、第２図は、従来の半導体不運発性ＲＡＭの回
路図である。第３図は、本発明の不揮発性ＭＯＳキャパ
シタの断面図である。 １・・・半導体基板 ２・・・ＲＡＭの出力端子 ５・・・選択ゲート電極 ６・・・浮遊ゲート電極 ８・・・制御ゲート電極 １０・・・消去電極 以上 出願人 セイコー電子工業株式会社 本発明の手”Ｆｆ木り１梵性ＲＡＭの回路口第１図 第２図 下４′ｆ発ｔｉＭＯｓキＩパンタの−面図第３図
Claims (2)
- （１）半導体揮発性メモリの出力端子に選択トランジス
タを介して不揮発性ＭＯＳキャパシタを直列接続したこ
とを特徴とする半導体不揮発性ＲＡＭ。 - （２）前記不揮発性ＭＯＳキャパシタが、基板上に設け
られたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ
たゲート電極と、前記ゲート絶縁膜内に設けられた電荷
蓄積層から構成されていることを特徴とする請求範囲第
１項記載の半導体不揮発性ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041819A JPS63209097A (ja) | 1987-02-25 | 1987-02-25 | 半導体不揮発性ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041819A JPS63209097A (ja) | 1987-02-25 | 1987-02-25 | 半導体不揮発性ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63209097A true JPS63209097A (ja) | 1988-08-30 |
Family
ID=12618908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041819A Pending JPS63209097A (ja) | 1987-02-25 | 1987-02-25 | 半導体不揮発性ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63209097A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258379A (ja) * | 1988-08-24 | 1990-02-27 | Sharp Corp | 半導体記憶装置 |
-
1987
- 1987-02-25 JP JP62041819A patent/JPS63209097A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258379A (ja) * | 1988-08-24 | 1990-02-27 | Sharp Corp | 半導体記憶装置 |
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