JPS6010334B2 - 複数系列メモリの優先選択装置 - Google Patents
複数系列メモリの優先選択装置Info
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- JPS6010334B2 JPS6010334B2 JP55087869A JP8786980A JPS6010334B2 JP S6010334 B2 JPS6010334 B2 JP S6010334B2 JP 55087869 A JP55087869 A JP 55087869A JP 8786980 A JP8786980 A JP 8786980A JP S6010334 B2 JPS6010334 B2 JP S6010334B2
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- JP
- Japan
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- series
- memory
- level
- signal
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は、着脱可能な複数系列メモリを有する計算機等
の複数系列メモリの優先選択装置に関するものである。
の複数系列メモリの優先選択装置に関するものである。
近年、半導体技術の発展と共に、マイクロプロセッサ（
以下ＭＰＵと略す）と呼ばれるプログラマブルな演算処
理ＬＳＩを内蔵した個人用あるいは小規模業務用の超小
型コンピュータが比較的安価で市販されるようになって
きた。これらのコンビユー外ま通常パーソナルコンピュ
ータあるいはホームコンピュ−夕と呼ばれ、回路の心臓
部であるＭＰＵには、価格、入手性、性能などの面から
データは８ビット並列処理、アドレス情報は１６ビット
のものが一般に使用されている。アドレス情報が１６ビ
ットであるということはぞ６＝６５ ５３６とおりの番
地を直接ＭＰＵから読み書き可能となるが、最近は機能
向上にともない、これだけのアドレス空間をほとんど全
て使用するケースが目立ってきた。なお、アドレス空間
はＲＯＭ領域とよばれ上記超小型コンピュータのハード
ウェアを管理しシステムを性格づけるプログラム（以下
システムプログラムと呼ぶ）を議出し専用メモリ（以下
ＲＯＭと略す）に予め記録して格納する領域とＲＡＭ領
域とよばれ表示、データの一時格納、ユーザープログラ
ムの格納を行なう領域とからなる。それに加えて、周辺
装置の選択幅も広がり、別売あるいはユーザー自身が開
発した外部記憶装置、制御用インタフェースなどを駆動
するためのプログラムも、接続されている周辺装置に応
じて格納しておく必要がある。このように、アドレス領
域の余裕がない状態でシステムの拡張を行なう場合、一
般的にバンク功換という手法が使われる。
以下ＭＰＵと略す）と呼ばれるプログラマブルな演算処
理ＬＳＩを内蔵した個人用あるいは小規模業務用の超小
型コンピュータが比較的安価で市販されるようになって
きた。これらのコンビユー外ま通常パーソナルコンピュ
ータあるいはホームコンピュ−夕と呼ばれ、回路の心臓
部であるＭＰＵには、価格、入手性、性能などの面から
データは８ビット並列処理、アドレス情報は１６ビット
のものが一般に使用されている。アドレス情報が１６ビ
ットであるということはぞ６＝６５ ５３６とおりの番
地を直接ＭＰＵから読み書き可能となるが、最近は機能
向上にともない、これだけのアドレス空間をほとんど全
て使用するケースが目立ってきた。なお、アドレス空間
はＲＯＭ領域とよばれ上記超小型コンピュータのハード
ウェアを管理しシステムを性格づけるプログラム（以下
システムプログラムと呼ぶ）を議出し専用メモリ（以下
ＲＯＭと略す）に予め記録して格納する領域とＲＡＭ領
域とよばれ表示、データの一時格納、ユーザープログラ
ムの格納を行なう領域とからなる。それに加えて、周辺
装置の選択幅も広がり、別売あるいはユーザー自身が開
発した外部記憶装置、制御用インタフェースなどを駆動
するためのプログラムも、接続されている周辺装置に応
じて格納しておく必要がある。このように、アドレス領
域の余裕がない状態でシステムの拡張を行なう場合、一
般的にバンク功換という手法が使われる。
ここで、バンク切換え方式について、以下図面を用いて
説明する。第１図において１はＭＰＵ、２は選択回路、
３〜６は系列メモリ、７はデータバス、８はアドレスバ
スである。系列メモリ３〜６のうちの任意の１系列を選
択回路２で選択する。選択回路２の制御はＭ円ＵＩから
のデータ書き込みにより行ない１度ある系列を選択する
と、次に８Ｕの系列を選択しなおすまで先に選択した系
列が生きつづける。データバス７とアドレスバス８はど
の系列にも並列に接続されている。本方式を用いると、
同系列でも並列にメモリを持てるので、上述したように
アドレス領域の不足に対しては有効である。
説明する。第１図において１はＭＰＵ、２は選択回路、
３〜６は系列メモリ、７はデータバス、８はアドレスバ
スである。系列メモリ３〜６のうちの任意の１系列を選
択回路２で選択する。選択回路２の制御はＭ円ＵＩから
のデータ書き込みにより行ない１度ある系列を選択する
と、次に８Ｕの系列を選択しなおすまで先に選択した系
列が生きつづける。データバス７とアドレスバス８はど
の系列にも並列に接続されている。本方式を用いると、
同系列でも並列にメモリを持てるので、上述したように
アドレス領域の不足に対しては有効である。
しかし、予め固定された領域単位で切換えて使用せねば
ならないため、たとえ番地が重複していないメモリを読
み書きする場合でも系列が異なれば、いちいち切換える
必要があり、さらに、その系列に必ずしもメモリが存在
しない場合や、存在しても種類の異なるメモリの可能性
がある場合ソフトウェア上の処理が非常に複数となり、
必要なメモリ容量も増え、処理速度も遅くなる。また、
予期していなかったマスクＲＯＭ領域でのプログラムの
修正や、周辺機器の機能向上等による駆動用ソフトウェ
アの変更の必要が生じた場合、上記マスクＲＯＭを焼き
直す意外に有効な方法がなく問題であった。本発明の目
的は上記した従来技術の欠点をなくし、複数系列のメモ
リが存在しても互いに番地が重複していなければ存在す
る系列を、また重複している番地では予め定めた優先順
位の高い系列を自動的に選択することができる複数系列
メモリの優先選択装置を提供するにある。
ならないため、たとえ番地が重複していないメモリを読
み書きする場合でも系列が異なれば、いちいち切換える
必要があり、さらに、その系列に必ずしもメモリが存在
しない場合や、存在しても種類の異なるメモリの可能性
がある場合ソフトウェア上の処理が非常に複数となり、
必要なメモリ容量も増え、処理速度も遅くなる。また、
予期していなかったマスクＲＯＭ領域でのプログラムの
修正や、周辺機器の機能向上等による駆動用ソフトウェ
アの変更の必要が生じた場合、上記マスクＲＯＭを焼き
直す意外に有効な方法がなく問題であった。本発明の目
的は上記した従来技術の欠点をなくし、複数系列のメモ
リが存在しても互いに番地が重複していなければ存在す
る系列を、また重複している番地では予め定めた優先順
位の高い系列を自動的に選択することができる複数系列
メモリの優先選択装置を提供するにある。
上記、目的を達成するためメモリアクセスのためにアド
レスが指定されるとこの指定されたアドレスをもつ複数
のメモリの中から、あらかじめ定められた優先順によっ
て決まる最優先のメモリのみアクセス可能にするととも
に他の残余のメモリをアクセス不可能にし、これにより
複数のメモリが重複した領域でも存在するメモリのうち
予め定めた優先順位の最も高いメモリをハードウェア的
に選択しようとするものである。
レスが指定されるとこの指定されたアドレスをもつ複数
のメモリの中から、あらかじめ定められた優先順によっ
て決まる最優先のメモリのみアクセス可能にするととも
に他の残余のメモリをアクセス不可能にし、これにより
複数のメモリが重複した領域でも存在するメモリのうち
予め定めた優先順位の最も高いメモリをハードウェア的
に選択しようとするものである。
以下本発明を図面とともに説明する。
第２図は本発明の一実施例を示す構成図である。
第２図において、破線で囲った１ １〜１３は拡張用の
メモリ基板、それ以外の部分は本体基板１４は第３系列
メモリ、１５は第２系列メモリ、１６は第１系列メモリ
、１７は基本系列メモリ、１８〜２１はナンド回路、２
２〜２５はデコーダ回路、２６〜２９はアドレス領域選
択信号路、３０〜３３はメモリ禁止信号路、３４〜３７
はメモリ選択信号、３８〜４２はプルアッブ抵抗、４３
，４４は負論理のオア回路、４５は１６ビットのアドレ
ス信号中上位８ビットのアドレス信号が伝送されるアド
レスバス、４６はデータバスである。次に「第２図に示
した各綾成部分の動作を説明する。
メモリ基板、それ以外の部分は本体基板１４は第３系列
メモリ、１５は第２系列メモリ、１６は第１系列メモリ
、１７は基本系列メモリ、１８〜２１はナンド回路、２
２〜２５はデコーダ回路、２６〜２９はアドレス領域選
択信号路、３０〜３３はメモリ禁止信号路、３４〜３７
はメモリ選択信号、３８〜４２はプルアッブ抵抗、４３
，４４は負論理のオア回路、４５は１６ビットのアドレ
ス信号中上位８ビットのアドレス信号が伝送されるアド
レスバス、４６はデータバスである。次に「第２図に示
した各綾成部分の動作を説明する。
本実施例では、本体基板上の上記系列メモリ１７のみが
通常実装されており、上記拡張用系列メモリ基板１１，
１２，１３を着脱できるコネクタが３個本体基板上に用
意されている。上記〆モリ１４〜１７はＲＯＭ「 ＲＡ
Ｍ等複数の種類のメモリや、同一種類であっても複数の
素子で構成されている場合もあり「上記メモリ選択信号
路３４〜３７に“Ｌ”レベル信号が出力されている期間
に限って有効となる。上記デコーダ回路２２〜２５はＭ
ＰＵからのアドレスバス４５の情報をデコードし、各系
列メモリ１４〜１７を有効としたい領域が読み書きされ
る期間だけ“Ｈ”レベル、その他の期間は“Ｌ”レベル
となる信号を領域選択信号路１６〜１９に出力する。
通常実装されており、上記拡張用系列メモリ基板１１，
１２，１３を着脱できるコネクタが３個本体基板上に用
意されている。上記〆モリ１４〜１７はＲＯＭ「 ＲＡ
Ｍ等複数の種類のメモリや、同一種類であっても複数の
素子で構成されている場合もあり「上記メモリ選択信号
路３４〜３７に“Ｌ”レベル信号が出力されている期間
に限って有効となる。上記デコーダ回路２２〜２５はＭ
ＰＵからのアドレスバス４５の情報をデコードし、各系
列メモリ１４〜１７を有効としたい領域が読み書きされ
る期間だけ“Ｈ”レベル、その他の期間は“Ｌ”レベル
となる信号を領域選択信号路１６〜１９に出力する。
ナンド回路１８〜１９は、２つの入力両方が“Ｈ”レベ
ルの期間だけ、“Ｌ”レベルを出力し、その他の期間は
、“Ｈ”レベルを出力する回路である。また、負論理の
オア回路４３，４４は２つの入力のどちらかが“Ｌ”レ
ベルのとき、“Ｌ”レベルを出力し、その他の期間は“
Ｈ”レベルを出力する回路である。なお、メモリ１４〜
１７のアドレス１６ビット中、下位８ビットを指定する
アドレス信号は図示してないがそれぞれメモリー４〜１
７に供給されるように構成されている。第３図Ａ〜１は
、第２図にもとづいて回路動作を説明するためのタイミ
ング図であり、第３図Ａ〜１はそれぞれ信号路２９，２
８，２７，２６，３４，３５，３２，３６，３３，３７
に現われる電圧波図である。
ルの期間だけ、“Ｌ”レベルを出力し、その他の期間は
、“Ｈ”レベルを出力する回路である。また、負論理の
オア回路４３，４４は２つの入力のどちらかが“Ｌ”レ
ベルのとき、“Ｌ”レベルを出力し、その他の期間は“
Ｈ”レベルを出力する回路である。なお、メモリ１４〜
１７のアドレス１６ビット中、下位８ビットを指定する
アドレス信号は図示してないがそれぞれメモリー４〜１
７に供給されるように構成されている。第３図Ａ〜１は
、第２図にもとづいて回路動作を説明するためのタイミ
ング図であり、第３図Ａ〜１はそれぞれ信号路２９，２
８，２７，２６，３４，３５，３２，３６，３３，３７
に現われる電圧波図である。
今、基本系列から、第３系列まで全ての系列メモリ１４
〜１７が存在していて、かっとなりの系列同志で一部の
領域が重複する場合について説明する。
〜１７が存在していて、かっとなりの系列同志で一部の
領域が重複する場合について説明する。
前世のアドレスバス４５にデコーダ回路２２〜２５が第
３図に示したＤ〜Ａのような各系列領域選択信号を出力
するようなアドレス情報を乗せる。上記各系列領域選択
信号波形Ｄ〜Ａにはどれも２つの“Ｈ”レベルの期間が
存在し、１番目の“Ｈ”レベルはその系列のみまたはそ
の系列よりも優先順位の低い系列が重複して選択されて
いる期間で、２番目の“Ｈ”レベルは、その系列以上の
優先順位の系列が選択されている期間である。前記第３
系列領域選択信号Ｄはナンド回路１８へ入力されるが、
前記ナソド回路１８のもう一方の入力信号は、プルアッ
プ抵抗３８で“Ｈ”レベルに保持されているので、前記
ナンド回路１８の出力、即ち第３系列メモリ選択信号Ｅ
は前記第３系列領域選択信号Ｄを反転した信号となって
いる。
３図に示したＤ〜Ａのような各系列領域選択信号を出力
するようなアドレス情報を乗せる。上記各系列領域選択
信号波形Ｄ〜Ａにはどれも２つの“Ｈ”レベルの期間が
存在し、１番目の“Ｈ”レベルはその系列のみまたはそ
の系列よりも優先順位の低い系列が重複して選択されて
いる期間で、２番目の“Ｈ”レベルは、その系列以上の
優先順位の系列が選択されている期間である。前記第３
系列領域選択信号Ｄはナンド回路１８へ入力されるが、
前記ナソド回路１８のもう一方の入力信号は、プルアッ
プ抵抗３８で“Ｈ”レベルに保持されているので、前記
ナンド回路１８の出力、即ち第３系列メモリ選択信号Ｅ
は前記第３系列領域選択信号Ｄを反転した信号となって
いる。
前記、第３系列メモリ選択信号Ｅが“Ｌ”レベルの期間
に第３系列メモリ１４は有効となり読み書きされる。前
記第３系列メモリ選択信号Ｅは、そのまま第２系列禁止
信号としてナンド回路１９に入力される。前記ナンド回
路１９へのもう一方の入力である第２系列領域選択信号
Ｇとのナソドを取った出力は第２系列メモリ選択信号Ｆ
のように、第３系列メモリ１４が選択されない方の期間
だけ第２系列メモリ１５を有効としている。前記第２系
列メモリ選択信号Ｆは、負論理オア回路４３に入力され
、前出の第２系列禁止信号とのどちらかが“Ｌ”レベル
の期間“Ｌ”レベルとなる第１系列禁止信号Ｇを出力す
る。この信号Ｇは、第３系列または、第２系列どちらか
のメモリが有効な期間第１系列メモリ１６を禁止する作
用をする。従って、第３図における第１系列領域選択信
号Ｂと前記第１系列禁止信号Ｇとのナンド出力である第
１系列メモリ選択信号日‘ま、第２系列の場合と同様に
１回だけ“Ｌ”レベルとなる。基本系列の場合も同様に
して、第１、第２、第３系列のどれかが選択されている
期間“Ｌ”となる負論理オア回路４４の出力信号（即ち
基本系列メモリ禁止信号）と基本系列領域選択信号Ａと
のナンドをナンド回路１１でとることにより基本系列〆
モリ選択信号１が得られる。この結果、複数の系列メモ
リ１４〜１７が同一領域を占めた場合、第３系列、第２
系列、第１系列、基本系列の順で磯先される。
に第３系列メモリ１４は有効となり読み書きされる。前
記第３系列メモリ選択信号Ｅは、そのまま第２系列禁止
信号としてナンド回路１９に入力される。前記ナンド回
路１９へのもう一方の入力である第２系列領域選択信号
Ｇとのナソドを取った出力は第２系列メモリ選択信号Ｆ
のように、第３系列メモリ１４が選択されない方の期間
だけ第２系列メモリ１５を有効としている。前記第２系
列メモリ選択信号Ｆは、負論理オア回路４３に入力され
、前出の第２系列禁止信号とのどちらかが“Ｌ”レベル
の期間“Ｌ”レベルとなる第１系列禁止信号Ｇを出力す
る。この信号Ｇは、第３系列または、第２系列どちらか
のメモリが有効な期間第１系列メモリ１６を禁止する作
用をする。従って、第３図における第１系列領域選択信
号Ｂと前記第１系列禁止信号Ｇとのナンド出力である第
１系列メモリ選択信号日‘ま、第２系列の場合と同様に
１回だけ“Ｌ”レベルとなる。基本系列の場合も同様に
して、第１、第２、第３系列のどれかが選択されている
期間“Ｌ”となる負論理オア回路４４の出力信号（即ち
基本系列メモリ禁止信号）と基本系列領域選択信号Ａと
のナンドをナンド回路１１でとることにより基本系列〆
モリ選択信号１が得られる。この結果、複数の系列メモ
リ１４〜１７が同一領域を占めた場合、第３系列、第２
系列、第１系列、基本系列の順で磯先される。
上述したのは、全ての系列メモリ基板が存在する場合に
ついてであるが、一部の系列メモリ基板が存在しない場
合の動作について以下説明する。
ついてであるが、一部の系列メモリ基板が存在しない場
合の動作について以下説明する。
今、例えば、第３系列メモリ基板１１が実装されていな
い場合、第３系列メモリ選択信号Ｅはプルアップ抵抗４
川こよって、“Ｈ”レベルに保たれている。従って、第
２系列メモリ禁止信号Ｅも“Ｈ”レベルに保たれている
ので、第２系列領域選択信号Ｃは何の制限も受けず、単
にナンド回路１９で反転されて、第２系列メモリ選択信
号Ｆとして第２系列メモリ１５入力される。以下は、前
述の全系列メモリが存在する場合と同様である。すなわ
ち、第２系列、第１系列、基本系列の順で優先される。
同様にして、第２系列メモリ基板１２が存在しない場合
第２系列メモリ選択信号Ｆは、プルアップ抵抗３９によ
り、常に“Ｈ”レベルに保持されている。
い場合、第３系列メモリ選択信号Ｅはプルアップ抵抗４
川こよって、“Ｈ”レベルに保たれている。従って、第
２系列メモリ禁止信号Ｅも“Ｈ”レベルに保たれている
ので、第２系列領域選択信号Ｃは何の制限も受けず、単
にナンド回路１９で反転されて、第２系列メモリ選択信
号Ｆとして第２系列メモリ１５入力される。以下は、前
述の全系列メモリが存在する場合と同様である。すなわ
ち、第２系列、第１系列、基本系列の順で優先される。
同様にして、第２系列メモリ基板１２が存在しない場合
第２系列メモリ選択信号Ｆは、プルアップ抵抗３９によ
り、常に“Ｈ”レベルに保持されている。
従って負論理オア回路４３の出力である第１系列メモリ
禁止信号Ｇは第３系列メモリ．選択信号Ｅと同一波形と
なり、系列の優先順位は第３系列、第１系列、基本系列
の順番となる。第１系列メモリ基板１３が存在しない場
合も同様にして第３系列、第２系列、基本系列の優先順
位となる。
禁止信号Ｇは第３系列メモリ．選択信号Ｅと同一波形と
なり、系列の優先順位は第３系列、第１系列、基本系列
の順番となる。第１系列メモリ基板１３が存在しない場
合も同様にして第３系列、第２系列、基本系列の優先順
位となる。
また２つの系列メモリ基板、例えば前記第３系列と第２
系列のメモリ基板１１，１２が存在しない場合、前記プ
ルアツプ抵抗３９，４０の作用によって、前記負論理オ
ア回路４３の出力（第１系列メモリ禁止信号Ｇ）は常に
“Ｈ”レベルとなる。
系列のメモリ基板１１，１２が存在しない場合、前記プ
ルアツプ抵抗３９，４０の作用によって、前記負論理オ
ア回路４３の出力（第１系列メモリ禁止信号Ｇ）は常に
“Ｈ”レベルとなる。
従って、第１系列メモリ１６は、第１系列領域選択信号
Ｂで指定された領域全てで選択され前記メモリ１６が選
択されている期間は、負論理オア回路４４は介して、基
本系列領域選択信号Ａを禁止しているので、基本系列メ
モリ１７に優先して前記第１系列メモリ１６を選択して
いる。上述したことは上記したメモリ基板１１，１２，
１３のうちの任意の２枚のメモリ基板が存在しない場合
でも同様であり、存在する系列中で、領域が重複した時
、第３、第２、第１、基本系列の順で優先される事は容
易に理解できるであるつｏさらに、ただ１つの系列のみ
存在する場合、例えば前出した基本系列メモリ１７のみ
が存在する場合、前出負論理オア回路４３の入力は両方
共“Ｈ”レベルなので出力の第１系列禁止信号Ｇも“Ｈ
’レベルである。
Ｂで指定された領域全てで選択され前記メモリ１６が選
択されている期間は、負論理オア回路４４は介して、基
本系列領域選択信号Ａを禁止しているので、基本系列メ
モリ１７に優先して前記第１系列メモリ１６を選択して
いる。上述したことは上記したメモリ基板１１，１２，
１３のうちの任意の２枚のメモリ基板が存在しない場合
でも同様であり、存在する系列中で、領域が重複した時
、第３、第２、第１、基本系列の順で優先される事は容
易に理解できるであるつｏさらに、ただ１つの系列のみ
存在する場合、例えば前出した基本系列メモリ１７のみ
が存在する場合、前出負論理オア回路４３の入力は両方
共“Ｈ”レベルなので出力の第１系列禁止信号Ｇも“Ｈ
’レベルである。
従って、負論理オア回路４４の入力はプルアップ抵抗４
１の作用と、前記第１系列禁止信号Ｇでありどちらも“
Ｈ”レベルであるので、その出力、基本系列メモリ禁止
信号１も常に“Ｈ”レベルとなり、前記基本系列メモリ
１７はデコーダ回路２５で選択された全ての領域で有効
となる。このことは、基本系列以外の任意のただ１つの
系列メモリが存在する場合にも同様であることは理解に
難くない。また本実施例では、４つの系列の場合につい
て説明したがそれ以下、あるいはそれ以上の系列数の場
合でも同様にして優先順位付けを行うことができるのは
自明であろう。本発明によれば、複数の系列メモリ１４
〜１７が存在する領域を読み書さした場合に存在する系
列中で予め定めておいて優先順位の最も高い系列が自動
的に選択されるので、ソフトウェアによる各系列が存在
するかどうかの点検、系列切換え、系列復帰等の複雑な
処理が不要となり、前記処理を行なうプログラムを格納
するメモリ容量を減らすことができて経済的である。
１の作用と、前記第１系列禁止信号Ｇでありどちらも“
Ｈ”レベルであるので、その出力、基本系列メモリ禁止
信号１も常に“Ｈ”レベルとなり、前記基本系列メモリ
１７はデコーダ回路２５で選択された全ての領域で有効
となる。このことは、基本系列以外の任意のただ１つの
系列メモリが存在する場合にも同様であることは理解に
難くない。また本実施例では、４つの系列の場合につい
て説明したがそれ以下、あるいはそれ以上の系列数の場
合でも同様にして優先順位付けを行うことができるのは
自明であろう。本発明によれば、複数の系列メモリ１４
〜１７が存在する領域を読み書さした場合に存在する系
列中で予め定めておいて優先順位の最も高い系列が自動
的に選択されるので、ソフトウェアによる各系列が存在
するかどうかの点検、系列切換え、系列復帰等の複雑な
処理が不要となり、前記処理を行なうプログラムを格納
するメモリ容量を減らすことができて経済的である。
また前述したような複雑な処理を必要としないので処理
速度が向上する。また既に存在する系列のマスクＲＯＭ
で構成された任意の領域の一部を後から１番地単位でプ
ログラムの修正、接続周辺機器の駆動プログラムの変更
等を、より優先順位の高い系列に変更内容のみを記録し
たプログラマブルなＲＯＭを装着することにより、新た
にマスクＲＯＭを焼き直すことなく対処できる他、ＲＯ
Ｍ領域を減らしてＲＡＭ領域にしたり、その逆も容易に
行なえる。ミらに、各系列メモリ基板の挿入位置を差し
換えるだけで優先度を変更する事もできる。このような
柔軟性「拡張性は従来のバンク切換え方式では実現が困
難で、新しい機能である。
速度が向上する。また既に存在する系列のマスクＲＯＭ
で構成された任意の領域の一部を後から１番地単位でプ
ログラムの修正、接続周辺機器の駆動プログラムの変更
等を、より優先順位の高い系列に変更内容のみを記録し
たプログラマブルなＲＯＭを装着することにより、新た
にマスクＲＯＭを焼き直すことなく対処できる他、ＲＯ
Ｍ領域を減らしてＲＡＭ領域にしたり、その逆も容易に
行なえる。ミらに、各系列メモリ基板の挿入位置を差し
換えるだけで優先度を変更する事もできる。このような
柔軟性「拡張性は従来のバンク切換え方式では実現が困
難で、新しい機能である。
第１図はバンク切換え方式の超小型コンピュータの主要
部を示す構成図、第２図は本発明による複数系列メモリ
の優先選択装置の一実施例を示す構成図、第３図は第２
図の主要部の電圧波形を示すタイミング波形図である。 １４〜１７・・・・・・系列メモリ、１８〜２１・・・
・・・ナンド回路、２２〜２５・・・・・・デコーダ、
３８〜４２・・・・・・プルアップ抵抗、４３，４４・
・・・・・負論理オア回路。オー図 オＺ図 オ３図
部を示す構成図、第２図は本発明による複数系列メモリ
の優先選択装置の一実施例を示す構成図、第３図は第２
図の主要部の電圧波形を示すタイミング波形図である。 １４〜１７・・・・・・系列メモリ、１８〜２１・・・
・・・ナンド回路、２２〜２５・・・・・・デコーダ、
３８〜４２・・・・・・プルアップ抵抗、４３，４４・
・・・・・負論理オア回路。オー図 オＺ図 オ３図
Claims (1)
- １ 複数個のメモリと、各メモリに対応して設けられて
、対応するメモリのアドレスが選択されるとき検知信号
を発生する複数個の検知手段と各検知手段からの検知信
号を受けて、受入した検知信号中からあらかじめ定めら
れた優先順に従って決まる最優先の検知信号を発生する
検知手段に対応するメモリのみをアクセス可能とし他の
残りのメモリをすべてアクセス不可能とするメモリ選択
手段とからなることを特徴とする複数系列メモリの優先
選択装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55087869A JPS6010334B2 (ja) | 1980-06-30 | 1980-06-30 | 複数系列メモリの優先選択装置 |
| US06/279,071 US4388707A (en) | 1980-06-30 | 1981-06-30 | Memory selecting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55087869A JPS6010334B2 (ja) | 1980-06-30 | 1980-06-30 | 複数系列メモリの優先選択装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5714955A JPS5714955A (en) | 1982-01-26 |
| JPS6010334B2 true JPS6010334B2 (ja) | 1985-03-16 |
Family
ID=13926870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55087869A Expired JPS6010334B2 (ja) | 1980-06-30 | 1980-06-30 | 複数系列メモリの優先選択装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4388707A (ja) |
| JP (1) | JPS6010334B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59216260A (ja) * | 1983-05-23 | 1984-12-06 | Fuji Electric Co Ltd | メモリ制御方式 |
| JPS62279598A (ja) * | 1986-05-28 | 1987-12-04 | Fujitsu Ltd | 読出し専用メモリ |
| US5119486A (en) * | 1989-01-17 | 1992-06-02 | Prime Computer | Memory board selection method and apparatus |
| US5544334A (en) * | 1993-12-22 | 1996-08-06 | International Business Machines Corporation | Micro channel bus computer system with IDE hard drive interface |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4200919A (en) * | 1978-12-05 | 1980-04-29 | The United States Of America As Represented By The Secretary Of The Navy | Apparatus for expanding the memory of a mini-computer system |
| JPS5641578A (en) * | 1979-09-06 | 1981-04-18 | Mitsubishi Electric Corp | Block selector of memory unit |
-
1980
- 1980-06-30 JP JP55087869A patent/JPS6010334B2/ja not_active Expired
-
1981
- 1981-06-30 US US06/279,071 patent/US4388707A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5714955A (en) | 1982-01-26 |
| US4388707A (en) | 1983-06-14 |
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