JPS6010344B2 - 入出力データ転送方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、チャネルと入出力制御装置との間の入出力デ
ータの転送方式に関するものである。

従来、低速の入出力装置は処理装置のバイトマルチプレ
クサチャネルに接続されて１バイト単位に転送処理が行
なわれ、その都度メモリ・アクセスが行われるため、処
理装置の効率を落していた。特に、カードリーグ、マー
クシートリーダ、ラインプリンタ等、データ長が固定さ
れた入出力装置では、必要データ以外は特定不必要コー
ドの連続することが多いが、このような余分な不必要デ
ータに対しても同様なデータ転送が行われ、かつ、処理
応答が間に合わないとエラーとしてしまうため、無駄な
エラーリカバリー処理が存在していた。通常、入出力デ
ータ転送の効率をあげるためには、データバッファを設
けたメモリ・アクセス回数を減らす方法、処理不応答防
止対策等がなされているが、バイトマルチプレクサチヤ
ネルは１／ゞイト単位に処理するという考え方から、こ
の種の対策はなされないのが普通で、もしこの方法を実
施しようとしたときはデータバッファのハード物量が莫
大な量となり、実現不可能である。

本発明の目的は、データバッファを設けることなく、転
送データのメモリ・アクセス回数を減らし、かつ、処理
不応答許容時間の拡大を図り、処理装置の効率向上をも
たらすことにある。

しかして、本発明は転送するデータが同一である場合、
１バイトの転送でメモリ・アクセス分（例えば最大４バ
イト）のバイト数を処理することを特徴とするもので、
これにより、メモリ・アクセス回数を減らし、かつ処理
不応答の許容時間を拡大することができる。

以下、実施例により本発明を詳述する。図は本発明の一
実施例を示したもので、Ａはチャネル側、Ｂは入出力制
御装置側である。

図において、チャネルＡはメモリレジスタ１を通じてメ
モリ１００と接続され、入力データレジスタ２および出
力データレジスタ３を通じて入出力制御装置と接続され
ている。便宜上、メモリ１００は１回のメモリサイクル
スで最大４バイトのデータを読み書きできるものとする
。したがって、メモリレジスタ１は４バイト構造を有し
ている。入力データレジスタ２および出力データレジス
タ３は共に１バイト構造であり、メモリレジスタ１ある
いは入出力制御装置Ｂとの間で、入力あるいは出力デー
タが１バイト単位で転送される。４は入力データレジス
タ２のデータをメモリレジスタ１のどのバイト位置に格
納する力を制御するバイト制御部であり、５はメモリ１
００からメモリレジスタ１に読み出され各バイト位置の
データを比較し、その結果をバイト制御部４に通知する
データ比較部である。

一方、入出力制御装置Ｂには１バイト構造のデータバッ
ファレジスタ６があり、該バッファレジスタ６を介して
１バイト単位に、入出力装置から読取ったデー外まチャ
ネル側の入力データレジスタ２へ、また、チャネル側の
出力データレジスタ３の内容が入出力装置へ転送される
ようになっている。

７は入出力装置からの読取りデータがバッファレジスタ
６に入っているかどうかを表示するフリツプフロツプ、
８はバツフアレジスタ６のデータと次に続く入出力装置
からの議取りデータが同一であるかどうかを比較する比
較ゲート回路である。

９はバッファレジスタ６に格納されたデータに続くデー
タが何バイト同一であるかをカウントするカウン夕であ
る。

該カウンタ９は２ビット構造の２進可逆カウンタで、ゲ
ートＧ７の出力でカウントアップ、ゲートＧ９の出力で
カウントダウンされ、同一データを最大３バイトまでカ
ウントできるようになっている。１０は遅延回路である
。

なお、Ｒは入出力装置からデータ読取時（すなわちリー
ドコマンド動作時）、論理“１”となる信号、Ｗは入出
力装置へデータ書込み時（すなわちライトコマンド動作
時）、論理“１”となる信号、Ｔはデータの議取りタイ
ミングを規定する信号、Ｔ′はデータの送出タイミング
を規定する信号、ＳＴＲは入出力制御装置からチャネル
ヘデータを１バイト転送し、それをチャネルで受け取る
と、チャネルから発せられる信号である。初め入出力装
置からデータを説取る場合について説明する。入出力装
置から謙取られたデータが１バイト、データバッファレ
ジスタ６に格納されると、入出力制御装置Ｂはチャネル
に転送処理要求を出し（これに必要な構成は省略してあ
る）、これにチャネルが応答すれば、バッファレジスタ
６の議取りデー外まチャネルＡの入力データレジスタ２
に移され、その後、バイト制御部４で示されるメモリレ
ジスタ１の所望バイト位置に転送され、メモリサイクル
でメモリ１０川こ格納される。しかし、議取りデータが
バッファレジスタ６に格納された後、チャネルがこれに
応答できず、転送処理が待たされることになると、引続
き入出力装置から謙取られるデータはバッファレジスタ
６が空いていないため格納できなくなる。このときチャ
ネルからＳＴＲ信号が到来せず、フリップフロツブ７は
セットされたま）である。該フリップフロップがセット
状態のとき、次の議取りタイミングで、比較ゲート回路
４はバッファレジスタ６に入っているデータと入出力装
置から引続いて謙取られたデータとを比較し、もし一致
していなかったらオアゲートＧ，３を通して処理不応答
エラーを発する。一方、両データが一致するものであれ
ば、オアゲートＧ７を通してカウンタ９を１カウントア
ップし、バッファレジスタ６の内容と同一のデータが続
いて１バイトあることを記憶する。更に処理待ちの状態
が続き、その間に講取りデータが発生すると同様の動作
を繰返し、バッファレジスタ６と同一データであれば、
その都度、カウンタ９をカウントアップしてそのバイト
数を記憶していく。このようにして、カウンタ９が「３
ハすなわち１メモリサイクルで処理できる最大のバイト
数分までカウントアップし、これを越えて引続き同一デ
ータが藷取られる場合は、アンドゲートＧ，２のアンド
条件が成立して、不一致の場合と同様に処理不応答エラ
ーが発せられる。すなわち、１バイト分のバッファレジ
スタ６でもつて、同一データが連続するケースにおいて
は最大４バイト分のバッファ機能を有することになり、
それだけ処理不応答許容時間が増加することになる。一
方、転送要求を受けたチャネルは、応答条件が揃うとバ
ッファレジスタ６の内容を入力データレジスタ２に取込
み、ＳＴＲ信号を発する。

このＳＴＲ信号によってフリツプフロツプ７はリセット
され、入出力制御装置は通常の動作に戻る。チャネル側
では、入力データレジスタ２の内容がバイト制御部４で
示されるメモリレジスタ１の該当バイト位置に、ゲート
Ｇｏ〜Ｇ３のうちの選択されたゲート（便宜上、該ゲー
トをＧｏとする）を通して格納される。この時、カウン
タ９がある値にカウントアップされ、アンドゲートＧ伍
の出力信号線ｂが‘‘１”状態にあると、バイト制御部
４は信号線ａに一定のタイミングでクロックを送出する
。このクロツクはアンドゲートＧ８、オアゲートＧ９を
通してカウンタ９に印加され、該カウン夕９の内容が順
次カウントダウンしていく。この間、バイト制御部４は
上記クロツクに同期してゲートＧに続くゲートＧ，，Ｇ
２，・・・・・・を順次選択していさ、入力データレジ
スタ２の内容をメモリレジスタ１のバイト位置０に続く
バイト位置１，２・・・・・・に格納する。この動作は
カウンタ９の内容が「０」になり、信号線ｂが“０”状
態になるまで繰返される。すなわち、入出力装置から同
じデータが続いて鈴取られる場合、入出力制御装置から
チャネルへ１バイトのデータを転送するのみで、最大４
バイト分の同一データをメモリレジスタ１の各バイト位
置に転送することができる。このようにしてメモリレジ
スタ１に格納されたデータは、その後、１メモリサイク
ルで最大４バイト同時にメモリ１００へ書込まれる。次
に、入出力装置へデータを送出する場合について説明す
る。

この場合、メモリ１００からは１メモリサイクルで４バ
イト分のデータが謙出されてメモリレジスターの各バイ
ト位置に格納され、そのうちの例えば０バイト位置のデ
ータがまず出力データレジスタ３に移される。入出力制
御装置はチャネルからデータ転送要求を受取ると、上記
出力データレジス夕３のデータをアンドゲートＧ５を通
してバッファレジスタ６に取込み、図示しない出力デー
タ・バスを通して入出力装置へ送出する。一方、チャネ
ル側のデータ比較部５は、メモリレジスターの１〜３バ
イト位置のデータが０バイト位置のデータと同一である
かどうかを順次比較し、０バイト位置に続くバイト位置
に同ーデ−夕があれば、そのバイト数をバイト制御部４
に通知する。

いま、メモリレジスタ１の１〜３バイト位置のデータが
全て０バイト位置のデータと同一であったとする。この
場合、データ比較部５は同一データのバイト数が「３」
であることをバイト制御部４に通知し、これを受けてバ
イト制御部４は信号線ａにクロツクを３個連続して出力
する。このクロツクはアンドゲートＧ６、オアゲートＧ
７を通してカウンタ９に印加され、カウンタ９は「３」
にカウントアップされる。このカウンタ９のカウントア
ップによりアンドゲートＧ，４を通して連続出力許可が
発せられる。この結末、入出力制御装置はＴ信号のタイ
ミングでバッファレジスタ６に格納されているデータを
引続いて入出力装置へ送出する。この間、チャネル側で
はメモリレジスタ１から出力データレジスタ３へのデー
タ転送を行わず、したがって、入出力制御装置へもデー
タ転送要求を発しない。上記Ｔ′信号はオアゲートＧ９
を通してカウンタ９へ印加されるため、バッファレジス
タ６の同一データが入出力装置へ送出される毎にカゥン
タ９はカウントダウンしていく。このようにして、カウ
ンタ９に設定されたバイト数分の同一データが送出され
るとカウンタ９は「０」になり、ゲートＧ，４はオフし
て動作は終了する。この場合においても、１メモリサイ
クルで最大４バイトのデータ転送が可能であり、処理効
率の向上が図れる。以上の説明から明らかな如く、本発
明によれば次のような効果が得られる。

１ 処理装置のメモリアクセス回教が減少し効率向上が
計れ、能力向上となる。

２ 処理不応答許容時間が拡大でき、処理不応答エラー
を減少できる。

【図面の簡単な説明】

図は本発明の一実施例のブロックである。 Ａ…・・・チャネル側、Ｂ・・・・・・入出力制御装置
側、１……メモリレジスタ、２……入力データレジスタ
、３……出力データレジスタ、４……バイト制御部、５
・・・・・・データ比較部、６・…・・データバッファ
レジスタ、７……フリツプフロツブ、８……比較ゲート
回路、９・・・・・・カウンタ、１０・・・・・・遅延
回磯、１００……メモリ。

Claims (1)

【特許請求の範囲】
1. １ チヤネルと入出力制御装置との間のデータ転送を１
   バイト単位で行うシステム構成において、メモリあるい
   は入出力装置からの読取りデータに対して相手装置が応
   答できずに転送待ちしている状態で次のデータが読取ら
   れた時、該データが転送待ちデータと同一であるかどう
   かチエツクし、同一であれば転送待ちが解かれたとき、
   前のデータを続けて相手装置に転送することを特徴とす
   る入出力データ転送方式。