JPS60103465A - キイバツフアストレ−ジ - Google Patents
キイバツフアストレ−ジInfo
- Publication number
- JPS60103465A JPS60103465A JP58211201A JP21120183A JPS60103465A JP S60103465 A JPS60103465 A JP S60103465A JP 58211201 A JP58211201 A JP 58211201A JP 21120183 A JP21120183 A JP 21120183A JP S60103465 A JPS60103465 A JP S60103465A
- Authority
- JP
- Japan
- Prior art keywords
- key
- address
- storage
- memory protection
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（ａｌ 発明の技術分野
本発明は、電子計算機中央処理装置のキイ、４ツフアス
トレージに関する。 （ｂｌ 技術の背景 近年の霜、子計算機では制御プログラムやユーザプログ
ラムが多重処理されており、＃り一つのプログラムのエ
ラーが他のプログラムの実行全中断させたり誤った結果
盆山させたりしないよう、また、重要なデータ葡故意に
取り出されたり参照されたりしないように電子側ｎ機に
記憶保唾機能奢持たせる必要がある。 記憶保護にはいくつかの方法があるが、一般にキイ方式
が多く用いらｎている。キイ方式とは主ｄ１シ憶装置（
以下Ｍ、ＭＴＪと略称する）内のメインスト
トレージに関する。 （ｂｌ 技術の背景 近年の霜、子計算機では制御プログラムやユーザプログ
ラムが多重処理されており、＃り一つのプログラムのエ
ラーが他のプログラムの実行全中断させたり誤った結果
盆山させたりしないよう、また、重要なデータ葡故意に
取り出されたり参照されたりしないように電子側ｎ機に
記憶保唾機能奢持たせる必要がある。 記憶保護にはいくつかの方法があるが、一般にキイ方式
が多く用いらｎている。キイ方式とは主ｄ１シ憶装置（
以下Ｍ、ＭＴＪと略称する）内のメインスト
【／−ジ（
以下ＭＳとする）のデータを例えばページ単位に分割し
、該分割単位毎に記憶キイ（以下キイとする）と言う識
別子金設けてＭＭＵ内のキイインストレージ（り下ＫＳ
ｈする）に格納し、中央処理装置（以下ＣＰＵ とする
）がプログラムに従って該データケ参照するとき、該キ
イを該データと共に該Ｊ（Ｓより取り出して使用し、Ｃ
ＰＵのプログラムの逐次動作処理や状態の管理を行うプ
ログラム状態語（プログラム・スティタス・ワードと言
い、以下ＰＳＷと略称する）にも同様なキイ會持たせ、
実行中のプログラムのキイとＰＳＷのキイ會比較してエ
ラーの有無勿絶えず監視する方式である。 ＣＰ Ｔ、ｌのプログラム処理の直属・化のため、ＭＳ
のデータｋＣＰＵのバッファメモリに転送して使用する
所謂バッファメモリ方式が広く用いられているが、該方
式の場合、キイも同時にＫＳよりＣ）ｌ［Ｊのキイバッ
ファストレージ（以下！（ＢＳとする）に移される。 本発明は、上記ＫＢＳから読み出されたキイにエラーが
検出されたとき、該キイ全リカバリイする場合のＫＢＳ
の記憶素子及び該ｄ１；憶素子の使い方に係る発明であ
る。 （ｃ） 従来技術と問題点 従来、ＫＢＳから銃み出さｎたキイにエラーが検出さ！
１．７Ｃとき、該キイのりカバリイにはＫＢＩ：予めブ
ライマリイとオルクナテイブに別個の記憶素子を使用し
て２Ｍ化し、該素子を切り換えて回復させる方法か、エ
ラー修復コード（以下ＦＣＣとする）による方法が採ら
れて来た。 然し乍ら、上記の如き別個の素子による２重化の場合、
実際にＫＢＳに必要なランダム・アクセス・メモリ素子
（以下ＲＡＭと略称する）の数が２倍になり、又、ＥＣ
Ｃｋ適用しても通常のエラー検出のパリティチェックと
比較してチェックピット数が多くなり、そのために実質
的にＲＡＭの数が増え、ＥＣＣによりキイを修正するの
に時間がかかり、マシンサイクルを短くできないという
問題点があった。 ｌｄｌ 発明の目的 上述の問題点に鑑み、本発明は、ブライマリイとオルク
ナティブの２重化にょるＫＢＳ応動の高速化は従来通り
とし、該２重化に当たり、）ＬＡＭＯ数を節減して低コ
ストでかつ高速なＫＢＳｋ作成することを目的とする。 （ｅｌ 発明の構成 本発明は、主記憶装置のキイインストレージに格納され
ている記憶保護キイの一部全１記憶保護葡高速に行うた
めに中央処理装置のキイバッファストレージにスワップ
方式にて転送する情報処理装置に於て、上記キイバッフ
ァストレージが使用する記憶素子をアドレス方向にブラ
イマリイとオルタナティブに２重化し、該キイバッファ
ストレージに該キイバッファストレージをアクセスする
アドレスの１ビツトとして機能するラッチ全般け、該ラ
ッチに値Ｏ又はＩｔ−任意に或は１自接指定してセット
し、該Ｏ又は１のいずれか一方のセットにより上記ブラ
イマリイのアドレスに対し読み也きでき、他方のセット
により上記オルタナテイブのアドレスに対し読み省きで
きるように定め、上記キイインストレージから記憶保護
キイ奢キイバッファストレージに書き込むときは、該ラ
ッチはＯと１或は１とＯの引き続いた状態ケとってブラ
イマリイ及びオルタナテイブに該記憶保護キイ會沓き込
み、省き込まれた該記憶保護キイをキイインストレージ
から駄み出すときは該ラッチにＯ又は１′にセットして
ブライマリイのアドレスのみから睨み出し、該読出しに
てエラーが検出された場合には該ラッチに１又は０？！
−セットしてオルタナテイブのアドレスから記憶保護キ
イ音読み出し、該読出しの記憶保護キイに所要のバリデ
ィ１１−行ってブライマリイの該アドレスに１き込むこ
とにより該エラーを修復する発明であって、本発明によ
リＭｆＪ述の目的は充分達成さ扛る。 、（ｆ）発明の実施例 不発明の実施例として、ウェイ１二つ持つセットアソシ
アディブ方式のバッファストレーシトにして、第１図に
Ｋ Ｂ Ｓが使用する記憶素子の２眞化の方法金説明図
にて示し、第２図にキイのビット構成例を示し、第３図
に本発明の回路構成例のアドレス方向と矢印Ｂのエン）
ＩＪ力方向表わすと、構造上の川）由からアドレス方
向に増加する方向にあり、一方、ＫＢｓがバッファメモ
リであるという特徴から、アドレス方向にはそｆｌ．程
の数は要求さｎないという性質から、従来のＲＡＭの数
で２重化するのは、アドレスに無駄が生じＮ−済的でな
い。したがって、本発明は１個の１＜ＡＭのアドレス葡
例えば第１図に示ず如く、θ〜１２７ 。 １２８ 〜２５５ と ２５６個のアドレスに２’＄分
し、θ〜１２７のアドレスエリア會ブライマリイ，１２
８〜２５５°のアドレスエリア欠オルクナテイブとし、
０のアドレスに１２８のアドレス葡、１に１２沢こと順
次ブライマリイにオルタナテイブケ対応させて使用する
ものである。この方法により、ＲＢＳが用いるＲＡ．Ｍ
は大幅に節減できる。 第２図のキイのビット構成例に於て、ＡＤＲＳはキイの
アドレスを示し、ＡＤＩ（、ＳのＰ。＋Ｐｌは該ＡＤＲ
Ｓのパリティ１示し，ＡＣＣはアクセスキイと言われる
キイビットを示し、Ｆが該キイのフエイ１ シトを示し、Ｋｖは該キイのバリ１１ヒツト葡示し、夫
々の符号にＰの付いた符号は夫々のビットのパリティビ
ットであえ）。上記Ａｔ）ＩζＳＧｊキイが格納されて
いるＫＳのアドレス１示し、シタがって、Ｉ（ Ｂ Ｓ
にもこのアドレスで格納さ庇る。ＡＤＲＳ以外のキイテ
ークは記憶保護び）ために夫々定めら１１。 たルールに従ってブ■コテクションチェックケ行うのに
使用される。こ牡らキイテークのうちで１７とＣビット
を除いてＫ ＳからＫ［Ｓに移すテークは変更さ才りな
いこと、■もピッ計はエラーが４′芙出さ第１，Ｌとき
ｌにしてパリディトを行っても良い、Ｃピット番まエラ
ーが検１ｊ′「さ肚た場合、多数決論理でパリディトτ
イ「っで艮い、又、エラー７無視してエラーの発生忙報
告する７どけでも艮い等のＫＢＳのキイデータ＠有の特
殊性かある。又、通常、 ＲＡＭのエラーは１ビツトの
ソフトエラーが殆ルどで、バーストエラーやハードエラ
ーは先ず考慮しなくても良いという４５，徴があり、本
発明のＩＲＡＭのメモリエリアの分割による２重化が容
易に行える。 第３図はりエイＯと１の二つのウエイケ有する場合の本
発明の回路構成例である。１がウェイ０のｉ（ Ｂ Ｓ
のＲＡＭ（ ＫＢＳ Ｏ）であり２がウェイＩｖ）Ｉイ
ＡＭ（ＫＢＳ Ｉ）−ｅある。１及び２ともメモリ婚子
をアドレス方向に第１図の如くブライマリイ（ＰＲＭ）
とオルタナテイブ（ＡＬｉ’）に２分割しである。１及
び２のＲＡＭＫ：アクセスするアドレスは入力端１２よ
り１ビツトラツチとアクセスアドレスＰＡ（１４−２０
）により指５？さ才りる。このアドレスによりキイデー
タはプライマリイとオルタナディプ両肴に膚き込まれイ
）。 １及び２０ＲΔＮ１からの６み出し４．Ｌフッ千からの
読出し丁ＩＳレスにより各ウニ４ともプライマリ・イが
通？＾１紅み出さｊしる。ｌ侃ｄす田２．２しｊ−ヤイ
プーータのうちＭ２ ｌＡ（１）ＡＤＲＳは連行中のヅ
ロクラムの会Ａと比較回路（ＣＯＭＰ）３或は４で比較
さｆ＋．て、安水し°Ｃいるキイデータであることが６
ｋＦｕ”ｈされる。９は該ヅロクラムにバリデイヒット
ケ付加′３るバリティジエ坏レーク（ＰＧ）である。 比ｆｊｌ！！ｌ路３或は４の比較紹呆が一致し１０場合
、３反ひ４の出力はクー− １− ５ 、 ６或は７．
８に入力し、ＲｋＬｖｌｌ或は２の読出しキイテーク（
工第２図のキイデータの１ｔとＣ及びその他のプ゛−
タψ二分力）れて該ケート荀追って１０のキイバツファ
レシスク（以下ＫＢＲとす６）にセラ１−され、該レジ
スフ１０は出力ｙｉｉ５ １ ６より該キイブー２をブ
ロテクン３ンｆニックに送り、該プロデク／ヨンチェノ
クはＰ ＳＷと共に行イつルる。 ■ぐＢＲにセットさｔｕｆｔキイチー タ（まり３２図
に７Ｊ＜ずＩ（とＣがアップデータ回路１１でアップテ
ークされてｌｔＡｌｖｌ ］或は２のブライマリイのみ
に内き込まｆＬ？、、。 入力端１４からは、ＲＡＭＩ及び２−書き込まれン、Ｋ
Ｓからの１−イデークが入力Ｉ、／）比ホ゛、・回路３
と１の比較結シ１１が一致しなかった場合、前述のラッ
チとアクセスアドレス指示によりＲＡ、Ｍｌと２に書Ａ
込まれと】。これらのＲＡＭのウェイの選択は、１、Ｉ
ＩＵ方式によりＬＲＬ７ ビットが入力端１５より入力
し、ゲート５，６或４；に７．８’を経てＫＢＲＩＯに
人プル、今まで！Ｎｌ ＜）ｆ；照されなか・ンたウェ
イのキイデータをＫｓへのキイデータの出方端■より送
出してスワップ方式で置き換えらｎる。 ＫＢＲｌｏｉま、１或は２のＲＡＭからの１．出しキイ
テ゛−夕をパリティチェックし、該データにエラーがあ
イ）とｉｎら番でラッチにより】ア見は２のＲＡＭ の
オル〃ナディブのキイデータを貯み出し、パリディト（
ＶＬＤＴ）してＲＡＭＩ或（才２のブライマリイのみに
男き込まれ２．。このプロセスはマイクロブロクラムで
進めらｎ１出カ４１７の出力は該マイクロブロクラムの
監視に使用さｔｔ、る。該出力は前述とは別にマイクロ
ツーログラムからの１出しアドレス指定がラッチより与
えらルてＲＡＭＩ或は２から４・１き出される。 軌）発明の効果 一 本発明により、、ＫＢＳはブライマリイとオルタナテイ
ブの２重化方式が採れて配憶保護の高速処理性能は維持
できかつＫＢＳのＲＡＭの使用数紮大松に節減でき、情
報処理装置の性能ｒ低下させずにコスト低減に大きな効
果がある。
以下ＭＳとする）のデータを例えばページ単位に分割し
、該分割単位毎に記憶キイ（以下キイとする）と言う識
別子金設けてＭＭＵ内のキイインストレージ（り下ＫＳ
ｈする）に格納し、中央処理装置（以下ＣＰＵ とする
）がプログラムに従って該データケ参照するとき、該キ
イを該データと共に該Ｊ（Ｓより取り出して使用し、Ｃ
ＰＵのプログラムの逐次動作処理や状態の管理を行うプ
ログラム状態語（プログラム・スティタス・ワードと言
い、以下ＰＳＷと略称する）にも同様なキイ會持たせ、
実行中のプログラムのキイとＰＳＷのキイ會比較してエ
ラーの有無勿絶えず監視する方式である。 ＣＰ Ｔ、ｌのプログラム処理の直属・化のため、ＭＳ
のデータｋＣＰＵのバッファメモリに転送して使用する
所謂バッファメモリ方式が広く用いられているが、該方
式の場合、キイも同時にＫＳよりＣ）ｌ［Ｊのキイバッ
ファストレージ（以下！（ＢＳとする）に移される。 本発明は、上記ＫＢＳから読み出されたキイにエラーが
検出されたとき、該キイ全リカバリイする場合のＫＢＳ
の記憶素子及び該ｄ１；憶素子の使い方に係る発明であ
る。 （ｃ） 従来技術と問題点 従来、ＫＢＳから銃み出さｎたキイにエラーが検出さ！
１．７Ｃとき、該キイのりカバリイにはＫＢＩ：予めブ
ライマリイとオルクナテイブに別個の記憶素子を使用し
て２Ｍ化し、該素子を切り換えて回復させる方法か、エ
ラー修復コード（以下ＦＣＣとする）による方法が採ら
れて来た。 然し乍ら、上記の如き別個の素子による２重化の場合、
実際にＫＢＳに必要なランダム・アクセス・メモリ素子
（以下ＲＡＭと略称する）の数が２倍になり、又、ＥＣ
Ｃｋ適用しても通常のエラー検出のパリティチェックと
比較してチェックピット数が多くなり、そのために実質
的にＲＡＭの数が増え、ＥＣＣによりキイを修正するの
に時間がかかり、マシンサイクルを短くできないという
問題点があった。 ｌｄｌ 発明の目的 上述の問題点に鑑み、本発明は、ブライマリイとオルク
ナティブの２重化にょるＫＢＳ応動の高速化は従来通り
とし、該２重化に当たり、）ＬＡＭＯ数を節減して低コ
ストでかつ高速なＫＢＳｋ作成することを目的とする。 （ｅｌ 発明の構成 本発明は、主記憶装置のキイインストレージに格納され
ている記憶保護キイの一部全１記憶保護葡高速に行うた
めに中央処理装置のキイバッファストレージにスワップ
方式にて転送する情報処理装置に於て、上記キイバッフ
ァストレージが使用する記憶素子をアドレス方向にブラ
イマリイとオルタナティブに２重化し、該キイバッファ
ストレージに該キイバッファストレージをアクセスする
アドレスの１ビツトとして機能するラッチ全般け、該ラ
ッチに値Ｏ又はＩｔ−任意に或は１自接指定してセット
し、該Ｏ又は１のいずれか一方のセットにより上記ブラ
イマリイのアドレスに対し読み也きでき、他方のセット
により上記オルタナテイブのアドレスに対し読み省きで
きるように定め、上記キイインストレージから記憶保護
キイ奢キイバッファストレージに書き込むときは、該ラ
ッチはＯと１或は１とＯの引き続いた状態ケとってブラ
イマリイ及びオルタナテイブに該記憶保護キイ會沓き込
み、省き込まれた該記憶保護キイをキイインストレージ
から駄み出すときは該ラッチにＯ又は１′にセットして
ブライマリイのアドレスのみから睨み出し、該読出しに
てエラーが検出された場合には該ラッチに１又は０？！
−セットしてオルタナテイブのアドレスから記憶保護キ
イ音読み出し、該読出しの記憶保護キイに所要のバリデ
ィ１１−行ってブライマリイの該アドレスに１き込むこ
とにより該エラーを修復する発明であって、本発明によ
リＭｆＪ述の目的は充分達成さ扛る。 、（ｆ）発明の実施例 不発明の実施例として、ウェイ１二つ持つセットアソシ
アディブ方式のバッファストレーシトにして、第１図に
Ｋ Ｂ Ｓが使用する記憶素子の２眞化の方法金説明図
にて示し、第２図にキイのビット構成例を示し、第３図
に本発明の回路構成例のアドレス方向と矢印Ｂのエン）
ＩＪ力方向表わすと、構造上の川）由からアドレス方
向に増加する方向にあり、一方、ＫＢｓがバッファメモ
リであるという特徴から、アドレス方向にはそｆｌ．程
の数は要求さｎないという性質から、従来のＲＡＭの数
で２重化するのは、アドレスに無駄が生じＮ−済的でな
い。したがって、本発明は１個の１＜ＡＭのアドレス葡
例えば第１図に示ず如く、θ〜１２７ 。 １２８ 〜２５５ と ２５６個のアドレスに２’＄分
し、θ〜１２７のアドレスエリア會ブライマリイ，１２
８〜２５５°のアドレスエリア欠オルクナテイブとし、
０のアドレスに１２８のアドレス葡、１に１２沢こと順
次ブライマリイにオルタナテイブケ対応させて使用する
ものである。この方法により、ＲＢＳが用いるＲＡ．Ｍ
は大幅に節減できる。 第２図のキイのビット構成例に於て、ＡＤＲＳはキイの
アドレスを示し、ＡＤＩ（、ＳのＰ。＋Ｐｌは該ＡＤＲ
Ｓのパリティ１示し，ＡＣＣはアクセスキイと言われる
キイビットを示し、Ｆが該キイのフエイ１ シトを示し、Ｋｖは該キイのバリ１１ヒツト葡示し、夫
々の符号にＰの付いた符号は夫々のビットのパリティビ
ットであえ）。上記Ａｔ）ＩζＳＧｊキイが格納されて
いるＫＳのアドレス１示し、シタがって、Ｉ（ Ｂ Ｓ
にもこのアドレスで格納さ庇る。ＡＤＲＳ以外のキイテ
ークは記憶保護び）ために夫々定めら１１。 たルールに従ってブ■コテクションチェックケ行うのに
使用される。こ牡らキイテークのうちで１７とＣビット
を除いてＫ ＳからＫ［Ｓに移すテークは変更さ才りな
いこと、■もピッ計はエラーが４′芙出さ第１，Ｌとき
ｌにしてパリディトを行っても良い、Ｃピット番まエラ
ーが検１ｊ′「さ肚た場合、多数決論理でパリディトτ
イ「っで艮い、又、エラー７無視してエラーの発生忙報
告する７どけでも艮い等のＫＢＳのキイデータ＠有の特
殊性かある。又、通常、 ＲＡＭのエラーは１ビツトの
ソフトエラーが殆ルどで、バーストエラーやハードエラ
ーは先ず考慮しなくても良いという４５，徴があり、本
発明のＩＲＡＭのメモリエリアの分割による２重化が容
易に行える。 第３図はりエイＯと１の二つのウエイケ有する場合の本
発明の回路構成例である。１がウェイ０のｉ（ Ｂ Ｓ
のＲＡＭ（ ＫＢＳ Ｏ）であり２がウェイＩｖ）Ｉイ
ＡＭ（ＫＢＳ Ｉ）−ｅある。１及び２ともメモリ婚子
をアドレス方向に第１図の如くブライマリイ（ＰＲＭ）
とオルタナテイブ（ＡＬｉ’）に２分割しである。１及
び２のＲＡＭＫ：アクセスするアドレスは入力端１２よ
り１ビツトラツチとアクセスアドレスＰＡ（１４−２０
）により指５？さ才りる。このアドレスによりキイデー
タはプライマリイとオルタナディプ両肴に膚き込まれイ
）。 １及び２０ＲΔＮ１からの６み出し４．Ｌフッ千からの
読出し丁ＩＳレスにより各ウニ４ともプライマリ・イが
通？＾１紅み出さｊしる。ｌ侃ｄす田２．２しｊ−ヤイ
プーータのうちＭ２ ｌＡ（１）ＡＤＲＳは連行中のヅ
ロクラムの会Ａと比較回路（ＣＯＭＰ）３或は４で比較
さｆ＋．て、安水し°Ｃいるキイデータであることが６
ｋＦｕ”ｈされる。９は該ヅロクラムにバリデイヒット
ケ付加′３るバリティジエ坏レーク（ＰＧ）である。 比ｆｊｌ！！ｌ路３或は４の比較紹呆が一致し１０場合
、３反ひ４の出力はクー− １− ５ 、 ６或は７．
８に入力し、ＲｋＬｖｌｌ或は２の読出しキイテーク（
工第２図のキイデータの１ｔとＣ及びその他のプ゛−
タψ二分力）れて該ケート荀追って１０のキイバツファ
レシスク（以下ＫＢＲとす６）にセラ１−され、該レジ
スフ１０は出力ｙｉｉ５ １ ６より該キイブー２をブ
ロテクン３ンｆニックに送り、該プロデク／ヨンチェノ
クはＰ ＳＷと共に行イつルる。 ■ぐＢＲにセットさｔｕｆｔキイチー タ（まり３２図
に７Ｊ＜ずＩ（とＣがアップデータ回路１１でアップテ
ークされてｌｔＡｌｖｌ ］或は２のブライマリイのみ
に内き込まｆＬ？、、。 入力端１４からは、ＲＡＭＩ及び２−書き込まれン、Ｋ
Ｓからの１−イデークが入力Ｉ、／）比ホ゛、・回路３
と１の比較結シ１１が一致しなかった場合、前述のラッ
チとアクセスアドレス指示によりＲＡ、Ｍｌと２に書Ａ
込まれと】。これらのＲＡＭのウェイの選択は、１、Ｉ
ＩＵ方式によりＬＲＬ７ ビットが入力端１５より入力
し、ゲート５，６或４；に７．８’を経てＫＢＲＩＯに
人プル、今まで！Ｎｌ ＜）ｆ；照されなか・ンたウェ
イのキイデータをＫｓへのキイデータの出方端■より送
出してスワップ方式で置き換えらｎる。 ＫＢＲｌｏｉま、１或は２のＲＡＭからの１．出しキイ
テ゛−夕をパリティチェックし、該データにエラーがあ
イ）とｉｎら番でラッチにより】ア見は２のＲＡＭ の
オル〃ナディブのキイデータを貯み出し、パリディト（
ＶＬＤＴ）してＲＡＭＩ或（才２のブライマリイのみに
男き込まれ２．。このプロセスはマイクロブロクラムで
進めらｎ１出カ４１７の出力は該マイクロブロクラムの
監視に使用さｔｔ、る。該出力は前述とは別にマイクロ
ツーログラムからの１出しアドレス指定がラッチより与
えらルてＲＡＭＩ或は２から４・１き出される。 軌）発明の効果 一 本発明により、、ＫＢＳはブライマリイとオルタナテイ
ブの２重化方式が採れて配憶保護の高速処理性能は維持
できかつＫＢＳのＲＡＭの使用数紮大松に節減でき、情
報処理装置の性能ｒ低下させずにコスト低減に大きな効
果がある。
第１図に本発明の実施例としてウェイを二つ持つセット
アソシアティブ方式のバッファストレージを例にした記
憶素子の２重化の方法の説明図を示し、第２図にキイビ
ットの楢成例を示し、第３図に本発明の回路構成側音ブ
ロック図にて示す。 第３図に於て１及び２はＫＢＳのＲＡＭによ省′記憶素
子を二つのウェイにて示し、ａＢｉ’ｕ４は比ＩＩＷ回
路會示し、１０はキイバッファレジスタに示し、１２は
ラッチからのキイのアドレス信号入力端忙示し、１４は
キイのデータの入力端を示し、丁■はキイのデータの出
力端を示し、１６はブロテクシ日ンチェックへのキイの
出力端を示す。 率 １ 図 １２２ 口 野−３ロ ナエン２
アソシアティブ方式のバッファストレージを例にした記
憶素子の２重化の方法の説明図を示し、第２図にキイビ
ットの楢成例を示し、第３図に本発明の回路構成側音ブ
ロック図にて示す。 第３図に於て１及び２はＫＢＳのＲＡＭによ省′記憶素
子を二つのウェイにて示し、ａＢｉ’ｕ４は比ＩＩＷ回
路會示し、１０はキイバッファレジスタに示し、１２は
ラッチからのキイのアドレス信号入力端忙示し、１４は
キイのデータの入力端を示し、丁■はキイのデータの出
力端を示し、１６はブロテクシ日ンチェックへのキイの
出力端を示す。 率 １ 図 １２２ 口 野−３ロ ナエン２
Claims (1)
- 主記憶装置のキイインストレージに格納されている記憶
保護キイの一部會、記憶保護キイ速に行うために中央処
理−＃ｃ置のキイバッファストレージにスワップ方式に
て転送する情報処理装置に於て、上記キイバッファスト
レージが＜ｅ用する記憶素子をアドレス方向にブライマ
リイとオルタナティブに２重化し、該キイバッファスト
レージに該キイバッファストレージをアクセスするアド
レスの１ビツトとして機能するラッチ全般け、該ラッチ
に値０又は１を任意に或は直接指定してセットし、該Ｏ
又は１のいずれか一方のセットにより上記ブライマリイ
のアドレスに対し読み書きでき、他方のセットにより上
記オルタナテイブのアドレスに対し貌み書きできるよう
に定め、上記キイインストレージから記憶保護キイ奮キ
イバッファストレー：５ ｖｒ！ Ａ１すｈ Ｌ 土１
峙 詰４ ＋Ｊ工１−ｆ ｎ Ｌ １＋Ｉ−ｆ １と０
と引き続いた状態ヲとってブライマリイ及びオルタナテ
イブに該記憶保護キイを専き込み、ｌ）き込ｔｔｔた該
記憶保鏝キイ金キイインス←レージから説み出すときは
該ラッチに０又は１金セツトしてブライマリイのアドレ
スのみから読み出し、該読出しにてエラーが検出さ’ｎ
−ｆＣ場合には該ラッチに１又はθヶセットしてオルタ
ナテイブのアドレスから記憶保護キイ全貌み出し、該読
出しの記憶保護キイに所要の８９７４１行ってブライマ
リイの該アドレスに有き込むことにより該エラーケ修復
することｔ特徴とするキイノくラップストレージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211201A JPS60103465A (ja) | 1983-11-10 | 1983-11-10 | キイバツフアストレ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211201A JPS60103465A (ja) | 1983-11-10 | 1983-11-10 | キイバツフアストレ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103465A true JPS60103465A (ja) | 1985-06-07 |
| JPH029372B2 JPH029372B2 (ja) | 1990-03-01 |
Family
ID=16602034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58211201A Granted JPS60103465A (ja) | 1983-11-10 | 1983-11-10 | キイバツフアストレ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60103465A (ja) |
-
1983
- 1983-11-10 JP JP58211201A patent/JPS60103465A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH029372B2 (ja) | 1990-03-01 |
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