JPS60103597A - Ｉｃメモリテストシステムにおける機能テスト結果格納方式 - Google Patents
Ｉｃメモリテストシステムにおける機能テスト結果格納方式Info
- Publication number
- JPS60103597A JPS60103597A JP58210868A JP21086883A JPS60103597A JP S60103597 A JPS60103597 A JP S60103597A JP 58210868 A JP58210868 A JP 58210868A JP 21086883 A JP21086883 A JP 21086883A JP S60103597 A JPS60103597 A JP S60103597A
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- JP
- Japan
- Prior art keywords
- memory
- address
- bit
- address signal
- programmable
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＩＣメモリテストシステムにおける機能テスト
結果格納方式に係り、竹に計算機による欠陥救済処理の
高速化、簡単化に好適なＩＣメモリテストシステムにお
ける機能テスト結果格納方式に関する。
結果格納方式に係り、竹に計算機による欠陥救済処理の
高速化、簡単化に好適なＩＣメモリテストシステムにお
ける機能テスト結果格納方式に関する。
従来のＩＣメモリテストシステムでは、被測定ＩＣメモ
リのテスト結果を不良解析メモリへ１く。
リのテスト結果を不良解析メモリへ１く。
ット単位で格納している。しかるに、最近のＩ（メモリ
には、欠陥救済回路として、欠陥ビット部分と内蔵され
た欠陥救済予備メモリとを複数ライン同時に交換するプ
ログラマブルデコーダが、搭載されるようになって来た
。従って、従来方式をプログラマブルデコーダの搭載さ
れたＩＣメモリに適用すると、１ビツト対応で格納さ。
には、欠陥救済回路として、欠陥ビット部分と内蔵され
た欠陥救済予備メモリとを複数ライン同時に交換するプ
ログラマブルデコーダが、搭載されるようになって来た
。従って、従来方式をプログラマブルデコーダの搭載さ
れたＩＣメモリに適用すると、１ビツト対応で格納さ。
れている欠陥データをソフトで同時救済可能か否かを判
定し、その後で救済処理を行なう必要があり、メモリ容
量が太き（なればなるほどソフト処理時間が増加する欠
点があった。
定し、その後で救済処理を行なう必要があり、メモリ容
量が太き（なればなるほどソフト処理時間が増加する欠
点があった。
本発明の目的は、上記した従来技術の欠点を除去し、欠
陥救済回路搭載ＩＣメモリの機能テスト結果を効率的に
利用するため、ソフト処理嘩間を短縮させるＩＣメモリ
テストシステムにおける機能テスト結果格納方式を提供
することにある。
陥救済回路搭載ＩＣメモリの機能テスト結果を効率的に
利用するため、ソフト処理嘩間を短縮させるＩＣメモリ
テストシステムにおける機能テスト結果格納方式を提供
することにある。
本発明は、欠陥救済回路搭載ＩＣメモリの機能。
テスト時に、テスト結果を欠陥救済回路のデコーダ単位
に論理圧縮して不良解析メモリへ取り込むことで、従来
ソフトウェア処理であったも−のを高速化し、欠陥救済
解析時間の短縮を図るものである。
に論理圧縮して不良解析メモリへ取り込むことで、従来
ソフトウェア処理であったも−のを高速化し、欠陥救済
解析時間の短縮を図るものである。
この実現のため、不良ｊｆ＃析メセメモリドレス変換部
をプログラマブルに構成し、被測定ＩＣメモリの複数ラ
インに対し不良解析メモリの１ラインを対応させるとい
つ格納方式を採用する−ものである。
をプログラマブルに構成し、被測定ＩＣメモリの複数ラ
インに対し不良解析メモリの１ラインを対応させるとい
つ格納方式を採用する−ものである。
ＩＣメモリに内蔵されている欠陥救済回路は、不良を欠
陥救済部とブロック単位に交換する仕組になっている。
陥救済部とブロック単位に交換する仕組になっている。
即ち、この欠陥救済部が持つデータ線、ワード勝のアド
レスデコーダのビット赦は、アドレスピッ・ト数に比し
て伺ビットか不足してプログラム可能で、この部分に交
換されるべきブｌコックの選択アドレスが書かれる仕組
になっている。そして、アドレスデコーダの不足ビット
部分のデコードでブロック内の各々のラインか選択され
る。
レスデコーダのビット赦は、アドレスピッ・ト数に比し
て伺ビットか不足してプログラム可能で、この部分に交
換されるべきブｌコックの選択アドレスが書かれる仕組
になっている。そして、アドレスデコーダの不足ビット
部分のデコードでブロック内の各々のラインか選択され
る。
テスト結果を不良解析メモリへ取り込む時に格納アドレ
スのブロック内のアドレス選択ビットを＠０２あるいは
１１″に一固定すると、ブロック内の複数ラインがブロ
ック内の特定ライン上に論理圧縮されることになる。
スのブロック内のアドレス選択ビットを＠０２あるいは
１１″に一固定すると、ブロック内の複数ラインがブロ
ック内の特定ライン上に論理圧縮されることになる。
従って、従来方式と比較して、テスト結果の取り込み後
にソフトウェア処理でブロック内の各ラインを重ね合せ
していた時間だけ、欠陥救済解析時間を短縮できる。
にソフトウェア処理でブロック内の各ラインを重ね合せ
していた時間だけ、欠陥救済解析時間を短縮できる。
以下図面を用いて更に詳＃Ｉに本発明について説明する
。
。
第１図は、ＩＣメモリテストシステムの機能テスト結果
のウリ込み部を示す図である。被測定メモリ７に誉き込
まれるデータ４は、・読み出し値８と己て読み出門れ、
この読み田し値８と読み出し期待値５が比較器９で比較
され、その比較結果１５が不良解析メモリ１２に格納さ
れる。読み出し０貫き込み制御値５は、被ホ１１定メモ
リ乙に対して、データ書き込み時には香き込み制御を行
ない、データ読み出し時には読み出し制御を行なう。又
、読み出し、書き込み制御値６は、不良解析メモ１Ｊ１
２に対しては被測定メモリ７が読み出しモードになって
いるときのみ有効となり、不良解析メモリ１２の書き込
み制御を行なう。
のウリ込み部を示す図である。被測定メモリ７に誉き込
まれるデータ４は、・読み出し値８と己て読み出門れ、
この読み田し値８と読み出し期待値５が比較器９で比較
され、その比較結果１５が不良解析メモリ１２に格納さ
れる。読み出し０貫き込み制御値５は、被ホ１１定メモ
リ乙に対して、データ書き込み時には香き込み制御を行
ない、データ読み出し時には読み出し制御を行なう。又
、読み出し、書き込み制御値６は、不良解析メモ１Ｊ１
２に対しては被測定メモリ７が読み出しモードになって
いるときのみ有効となり、不良解析メモリ１２の書き込
み制御を行なう。
Ｘアドレス信号１とＹアドレス信号２は、被測定メそり
７に入力されてアドレス指定を行ない、更にＸアドレス
信号１はＸアドレス論理変換部１０に入力され、Ｙアド
レス信号２はＹアドレス論理変換部１１に入力される。
７に入力されてアドレス指定を行ない、更にＸアドレス
信号１はＸアドレス論理変換部１０に入力され、Ｙアド
レス信号２はＹアドレス論理変換部１１に入力される。
Ｘアドレス論理変換部１０とＹアドレス論理変換部１１
は、プログラマブルレジスタを持っており、バス６を介
してデータ設定が可能な様に構成されている。
は、プログラマブルレジスタを持っており、バス６を介
してデータ設定が可能な様に構成されている。
Ｘアドレス論理変換部１０とＹアドレス論理変換部１１
の一例を第２図に示す。Ｘアドレス信号１（又はＹアド
レス信号２）はオア回路４１でプログラマブルレジスタ
４４の出力とビット対応に論理和がとられる。即ち、プ
ログラマブルレジスタ４４の特定ビットを１１′に固定
することにより、Ｘアドレス（ｉｌｉ号１の対応ビット
を１１″に固２定することができる。また、アンド回路
４２で幌、プログラマブルレジスタ４５の出力とオア回
路４１の出力との論理積をビット対応にとることに＾す
、特定ビットをマスクすることができる。即ち、プログ
ラマブルレジスタ４５の特定ビットをＯ′に固定するこ
とにより、Ｘアドレス信号１の対応ビットを１０＃に固
定することができる。
の一例を第２図に示す。Ｘアドレス信号１（又はＹアド
レス信号２）はオア回路４１でプログラマブルレジスタ
４４の出力とビット対応に論理和がとられる。即ち、プ
ログラマブルレジスタ４４の特定ビットを１１′に固定
することにより、Ｘアドレス（ｉｌｉ号１の対応ビット
を１１″に固２定することができる。また、アンド回路
４２で幌、プログラマブルレジスタ４５の出力とオア回
路４１の出力との論理積をビット対応にとることに＾す
、特定ビットをマスクすることができる。即ち、プログ
ラマブルレジスタ４５の特定ビットをＯ′に固定するこ
とにより、Ｘアドレス信号１の対応ビットを１０＃に固
定することができる。
従って、出力信号４３は、プログラマブルレジスタ４４
，４５の設定内容に応じてＸアドレス信号１の特定ビッ
トを１０”あるいは１１”に固定した形になる。
，４５の設定内容に応じてＸアドレス信号１の特定ビッ
トを１０”あるいは１１”に固定した形になる。
従って、不良解析メモリ１２は特定ラインのみをアクセ
スする様にＸアドレス論理変換部１０とＹアドレス論理
変換部１［よってアドレス印加されるので、テスト結果
の論理和かめられへ〔発明の効果〕 以上の説明から明らかな様に、従来技術では、１ビツト
対応で格納されていた欠陥データをソフトで同時救済可
能か否かを判定し、その後で救済処理を行う必要があっ
たため、被測定ＩＣメモリの容ｋが大きくなればなる程
ソフト処理時間が増加する欠点があったが、本発明によ
れ、ばテスト結果を不良解析メモリに取り込む時に。
スする様にＸアドレス論理変換部１０とＹアドレス論理
変換部１［よってアドレス印加されるので、テスト結果
の論理和かめられへ〔発明の効果〕 以上の説明から明らかな様に、従来技術では、１ビツト
対応で格納されていた欠陥データをソフトで同時救済可
能か否かを判定し、その後で救済処理を行う必要があっ
たため、被測定ＩＣメモリの容ｋが大きくなればなる程
ソフト処理時間が増加する欠点があったが、本発明によ
れ、ばテスト結果を不良解析メモリに取り込む時に。
Ｘアドレス信号とＹアドレスｉｉｆ号の一部のピッ。
トを固定して被測定ＩＣメモリの数ラインを１う１゜イ
ンに重ね合わせて処理するので、不良有無利足の処理時
間とテスト結果を格納するのに必すな不良解析メそりの
メモリ各所とン大幅に減少させることができる。
ンに重ね合わせて処理するので、不良有無利足の処理時
間とテスト結果を格納するのに必すな不良解析メそりの
メモリ各所とン大幅に減少させることができる。
第１図はＩＣメモリテストシステムの機能テスト結果の
取り込み部を示すブロック図、第２図は第１図中のＸア
ドレス論１１１ｊ変換部（Ｙアドレス論理変換部）の−
例を示すブロック図である。 ６・・・バス、７・・・被測定ＩＣＣメソ、９・・・比
較器、１０・・・Ｘアドレス論理変換部、１１・・・Ｙ
アドレス論理変換部、 １２・・・不良）！／ｒ析メ子メモリ１・・・オア回路
、４２・・・アンド回路、４４．４５・・・プログラマ
ブルレジスタ。。 代理人弁理± ＾ 橋 明 夫 第１ 図 ￥１２ 図 ４
取り込み部を示すブロック図、第２図は第１図中のＸア
ドレス論１１１ｊ変換部（Ｙアドレス論理変換部）の−
例を示すブロック図である。 ６・・・バス、７・・・被測定ＩＣＣメソ、９・・・比
較器、１０・・・Ｘアドレス論理変換部、１１・・・Ｙ
アドレス論理変換部、 １２・・・不良）！／ｒ析メ子メモリ１・・・オア回路
、４２・・・アンド回路、４４．４５・・・プログラマ
ブルレジスタ。。 代理人弁理± ＾ 橋 明 夫 第１ 図 ￥１２ 図 ４
Claims (1)
- 欠陥救済回路搭載ＩＣメモリの機能テスト結果を論理和
して不良解析メそす［取り込むため、プログラマブルな
アドレス論理変換部が不良解析メモリのアドレス部に設
けられていることを特徴とするＩＣメモリテストシステ
ムにおける機能結果格納方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210868A JPS60103597A (ja) | 1983-11-11 | 1983-11-11 | Ｉｃメモリテストシステムにおける機能テスト結果格納方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210868A JPS60103597A (ja) | 1983-11-11 | 1983-11-11 | Ｉｃメモリテストシステムにおける機能テスト結果格納方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60103597A true JPS60103597A (ja) | 1985-06-07 |
Family
ID=16596429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58210868A Pending JPS60103597A (ja) | 1983-11-11 | 1983-11-11 | Ｉｃメモリテストシステムにおける機能テスト結果格納方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60103597A (ja) |
-
1983
- 1983-11-11 JP JP58210868A patent/JPS60103597A/ja active Pending
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