JPS60103599A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60103599A JPS60103599A JP58211788A JP21178883A JPS60103599A JP S60103599 A JPS60103599 A JP S60103599A JP 58211788 A JP58211788 A JP 58211788A JP 21178883 A JP21178883 A JP 21178883A JP S60103599 A JPS60103599 A JP S60103599A
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- JP
- Japan
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- memory cell
- test
- cell array
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000015654 memory Effects 0.000 claims abstract description 54
- 238000012360 testing method Methods 0.000 claims abstract description 35
- 230000004044 response Effects 0.000 claims 2
- 238000007689 inspection Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101710148054 Ketol-acid reductoisomerase (NAD(+)) Proteins 0.000 description 1
- 101710099070 Ketol-acid reductoisomerase (NAD(P)(+)) Proteins 0.000 description 1
- 101710151482 Ketol-acid reductoisomerase (NADP(+)) Proteins 0.000 description 1
- 102100030551 Protein MEMO1 Human genes 0.000 description 1
- 101710176845 Protein MEMO1 Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体記憶装置に関し、特に検査時間の低減を
図った大容量の半導体記憶装置に関する。
図った大容量の半導体記憶装置に関する。
第１図は従来の半導体記憶装置の一例の構成を示すブロ
ック図で、最も一般的な６４にビットのランダムアクセ
スメモリ（以下、ＲＡＭという。）の構成を示すもので
ある。アドレス入力信号ＡＯ〜Ａ７及びＡ８〜Ａ１５は
それぞれＸデコーダＩＪＹデコーダ２でデコードされ、
メモリセルアレイ３中のただ一つのメモリセルを選択す
る。（以下、この選択されたメモリセルを選択メモリセ
ルという。）書込みサイクルにおいて、外部入出力端子
４から入力された入力データを入出力回路５で制御した
のち、前記選択メモリセルに対して書込む。
ック図で、最も一般的な６４にビットのランダムアクセ
スメモリ（以下、ＲＡＭという。）の構成を示すもので
ある。アドレス入力信号ＡＯ〜Ａ７及びＡ８〜Ａ１５は
それぞれＸデコーダＩＪＹデコーダ２でデコードされ、
メモリセルアレイ３中のただ一つのメモリセルを選択す
る。（以下、この選択されたメモリセルを選択メモリセ
ルという。）書込みサイクルにおいて、外部入出力端子
４から入力された入力データを入出力回路５で制御した
のち、前記選択メモリセルに対して書込む。
読出しサイクルにおいては、前記選択メモリセルの記憶
データを、入出力回路５で増幅、制御して外部入出力端
子４に読出す。
データを、入出力回路５で増幅、制御して外部入出力端
子４に読出す。
ＲＡＭの検査においては、メモリセルアレイ３中の各々
のメモリセルに対してデータの書込みと読出しを行ない
、書込みデータが正しく読出せるかをチェックするが、
一般には各々のメモリセルに対して単純にデータを書込
み、読出すだけでは不充分である。なぜならば、ＲＡＭ
においては、メモリセルアレイ３中の近接メモリセル相
互の干渉やアドレッシングの方法による記憶データの破
壊が起こりつるためである。このため、出来るだけ多く
のメモリセルアレイ中のデータの組合せと、アドレッシ
ングの組合せを検査することが必要になってくる。
のメモリセルに対してデータの書込みと読出しを行ない
、書込みデータが正しく読出せるかをチェックするが、
一般には各々のメモリセルに対して単純にデータを書込
み、読出すだけでは不充分である。なぜならば、ＲＡＭ
においては、メモリセルアレイ３中の近接メモリセル相
互の干渉やアドレッシングの方法による記憶データの破
壊が起こりつるためである。このため、出来るだけ多く
のメモリセルアレイ中のデータの組合せと、アドレッシ
ングの組合せを検査することが必要になってくる。
最も一般的な検査の方法としてつ槽−キング（ＷＡＬＫ
ＩＮＧ）、ビンボン（ＰＩＮＧ−ＰＯＮＧ ） 、ギヤ
ロッピング（ＧＡＬＬＯＰＰＩＮＧ）等の検査方法があ
る。ギヤロッピングと呼ばれる検査は、メモリセルアレ
イ中の各々のメモリセルが単独で０″′及び”１”であ
る条件を設定し、当該メモリセルを中心にして、当該メ
モリセルと、他のすべてのメモリセルの情報を交互に抗
出すものであり（６Ｎ２千６Ｎ）サイクル（Ｎはメモリ
容ｈ１．）が必要である。
ＩＮＧ）、ビンボン（ＰＩＮＧ−ＰＯＮＧ ） 、ギヤ
ロッピング（ＧＡＬＬＯＰＰＩＮＧ）等の検査方法があ
る。ギヤロッピングと呼ばれる検査は、メモリセルアレ
イ中の各々のメモリセルが単独で０″′及び”１”であ
る条件を設定し、当該メモリセルを中心にして、当該メ
モリセルと、他のすべてのメモリセルの情報を交互に抗
出すものであり（６Ｎ２千６Ｎ）サイクル（Ｎはメモリ
容ｈ１．）が必要である。
このため、従来の半導体記憶装置バ、には以下のような
問題点がある。従来のＬＬＡＭに対してギヤロッピング
と呼ばれる検査を行うと、メモリ容量が大きくなると検
査サイクル、すなわち検査時間は長大になる。例えばサ
イクルイイム１００ｎＳでメモリ容量が４にビット、１
６にビット、６４にビット及び２５６にビットのＲＡＭ
の検査時間は、それぞれ約１０秒、２分４１秒、４２分
５７秒及び１１時間２分９秒を安する。以上の様に大容
量メモリについてはぼう犬な検査時間を必要とし、検査
コストが太きくなる。
問題点がある。従来のＬＬＡＭに対してギヤロッピング
と呼ばれる検査を行うと、メモリ容量が大きくなると検
査サイクル、すなわち検査時間は長大になる。例えばサ
イクルイイム１００ｎＳでメモリ容量が４にビット、１
６にビット、６４にビット及び２５６にビットのＲＡＭ
の検査時間は、それぞれ約１０秒、２分４１秒、４２分
５７秒及び１１時間２分９秒を安する。以上の様に大容
量メモリについてはぼう犬な検査時間を必要とし、検査
コストが太きくなる。
本発明の目的は、以上の様な問題点を解消することによ
り、検査時間を短縮した大容量の半導体記憶装置を提供
することにある。
り、検査時間を短縮した大容量の半導体記憶装置を提供
することにある。
本発明の半導体記憶装置は、それぞれ入出力回路を有す
る複数ｎ個のメモリセルアレイブロックからなるメモリ
セルアレイと、それぞれの前記入出力回路にそれぞれの
データバスを介して接続された複数ｎ個の増幅回路と、
試験信号、書込み信号及びブロック選択信号により入出
力データを前記データバスに接続するブロック選択回路
と、前記鹿ｉ〆信号及び前記書込み信号により前記デー
タバスを複数ｎ個のアドレス入力端子に接続するスイッ
チ回路とを含むことから構成される。
る複数ｎ個のメモリセルアレイブロックからなるメモリ
セルアレイと、それぞれの前記入出力回路にそれぞれの
データバスを介して接続された複数ｎ個の増幅回路と、
試験信号、書込み信号及びブロック選択信号により入出
力データを前記データバスに接続するブロック選択回路
と、前記鹿ｉ〆信号及び前記書込み信号により前記デー
タバスを複数ｎ個のアドレス入力端子に接続するスイッ
チ回路とを含むことから構成される。
〔実施例の説明゛］
以下、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第２図は本発明の一実施例の要部を示すブロック図であ
り、第１図に示した従来例の６４にピッ）１１．ＡＭに
本発明を適用したものである。
り、第１図に示した従来例の６４にピッ）１１．ＡＭに
本発明を適用したものである。
本実施例は、それぞれ入出力回路５Ａ、５Ｂ。
５Ｃ，５Ｄを有する４個のメモリセルアレイブロック３
Ａ、３Ｂ、 ３Ｃ，３Ｄからなるメモ１ノセルアレイと
、それぞれの入出力回路５Ａ、５Ｂ、５Ｃ。
Ａ、３Ｂ、 ３Ｃ，３Ｄからなるメモ１ノセルアレイと
、それぞれの入出力回路５Ａ、５Ｂ、５Ｃ。
５Ｄにそれぞれのデータノくスｌ１０Ａ、１１０Ｂ。
Ｉ／ＱＣ、ｌ１０Ｄを介して接続された４個の増幅回路
６Ａ、６Ｂ、６Ｃ，６Ｄと、検査信号φア。
６Ａ、６Ｂ、６Ｃ，６Ｄと、検査信号φア。
書込み信号φＷ及びブロック選択信号φＢ、φＢしこよ
り入出力データＤＩ Ｎ ＋ ＤＯＵＴをデータノくス
ｌ１０Ａ、ｌ１０Ｂ 、Ｉ／ＱＣ、ｌ１０１）に接続す
るブロック選択回路７と、披做チ信号φＴ及び書込み信
号φＷにより増幅器６Ａ、６Ｂ 、６Ｃ，６Ｄの出力を
４個のアドレス入力端子８Ａ、８Ｂ、８Ｃ。
り入出力データＤＩ Ｎ ＋ ＤＯＵＴをデータノくス
ｌ１０Ａ、ｌ１０Ｂ 、Ｉ／ＱＣ、ｌ１０１）に接続す
るブロック選択回路７と、披做チ信号φＴ及び書込み信
号φＷにより増幅器６Ａ、６Ｂ 、６Ｃ，６Ｄの出力を
４個のアドレス入力端子８Ａ、８Ｂ、８Ｃ。
８Ｄに接続するスイッチ回路９Ａ、’ＪＢ、９Ｃ。
９Ｄとを含むことから構成される。なお図においては、
メモリセルアレイブロック３Ｄに関連する部分は簡略化
のため省略しである。又、第２図において、１はＸデコ
ーダ、２はＹデコーダである。
メモリセルアレイブロック３Ｄに関連する部分は簡略化
のため省略しである。又、第２図において、１はＸデコ
ーダ、２はＹデコーダである。
すなわち、本実施例においては、内部のメモリセルアレ
イは４分割されており、アドレス入力信号ＡＯ〜Ａ７は
Ｘデコーダー１によってデコードされアドレス信号ＸＯ
，Ｘｉ、・・・・・・、Ｘ２５５ が作られる。ここで
Ｘアドレス信号は、メモリセルアレイブロック３Ａ、３
Ｂ、３Ｃ，３Ｄに供給される。文人８〜Ａ１３はＹデコ
ーダー２でデコードされＹアドレス信号ＹＯ，Ｙｌ、°
“−−−−、Ｙ ６３はメモリセルアレイブロック３Ａ
、３Ｂ、３Ｃ。
イは４分割されており、アドレス入力信号ＡＯ〜Ａ７は
Ｘデコーダー１によってデコードされアドレス信号ＸＯ
，Ｘｉ、・・・・・・、Ｘ２５５ が作られる。ここで
Ｘアドレス信号は、メモリセルアレイブロック３Ａ、３
Ｂ、３Ｃ，３Ｄに供給される。文人８〜Ａ１３はＹデコ
ーダー２でデコードされＹアドレス信号ＹＯ，Ｙｌ、°
“−−−−、Ｙ ６３はメモリセルアレイブロック３Ａ
、３Ｂ、３Ｃ。
３Ｄに供給される。各々のメモリセルアレイブロックに
おいて一つのメモリセルが選択される。
おいて一つのメモリセルが選択される。
各々のメモリセルアレイブロック３Ａ、３Ｂ。
３Ｃ，３Ｄには入出力回路５Ａ、 ５．Ｂ 、 ５Ｃ、
５Ｄが設けられ、データバスｌ１０Ａ、ｌ１０Ｂ 、Ｉ
／ＱＣ，ｌ１０Ｄに接続されている。データバスｌ１０
Ａ、ｌ１０Ｂ 、Ｉ／ＱＣ、ｌ１０Ｄは各々増幅回路６
Ａ、６Ｂ 、６Ｃ，６Ｄに接続され、ざらにブロック選
択回路７に接続されている。ブロック選択回路７は、外
部の試験端子１０から入力される試験信号φＴより作ら
れる信号とブロック選択信号φ８．φ８ とＲ／Ｗ端子
１１から入力される書込み信号φヤにより作られる信号
により制御される。又データバスｌ１０Ａ、ｆ１０Ｂ
、ｌ１０Ｃ，ｌ１０Ｄは増幅器６Ａ、６Ｂ、６０，６Ｄ
を介し、各々試験信号φアにより作られる信号と書込み
信号φ７により作られる信号により制御されるスイッチ
７Ａ、７Ｂ 、７Ｃ，７Ｄによりアドレス入力端子８Ａ
、８Ｂ、８Ｃ，８Ｄに接続されている。
５Ｄが設けられ、データバスｌ１０Ａ、ｌ１０Ｂ 、Ｉ
／ＱＣ，ｌ１０Ｄに接続されている。データバスｌ１０
Ａ、ｌ１０Ｂ 、Ｉ／ＱＣ、ｌ１０Ｄは各々増幅回路６
Ａ、６Ｂ 、６Ｃ，６Ｄに接続され、ざらにブロック選
択回路７に接続されている。ブロック選択回路７は、外
部の試験端子１０から入力される試験信号φＴより作ら
れる信号とブロック選択信号φ８．φ８ とＲ／Ｗ端子
１１から入力される書込み信号φヤにより作られる信号
により制御される。又データバスｌ１０Ａ、ｆ１０Ｂ
、ｌ１０Ｃ，ｌ１０Ｄは増幅器６Ａ、６Ｂ、６０，６Ｄ
を介し、各々試験信号φアにより作られる信号と書込み
信号φ７により作られる信号により制御されるスイッチ
７Ａ、７Ｂ 、７Ｃ，７Ｄによりアドレス入力端子８Ａ
、８Ｂ、８Ｃ，８Ｄに接続されている。
以下に本実施例の検査について説！ＪＪする。検査を行
なう場合は前記試験端子１０に低レベルの試験信号φＴ
が印加される。書込みサイクルにおいては、ブロック選
択回路７はすべて開いているため、入力データＤＩＮは
、増幅回路６Ａ 、 ６Ｂ 。
なう場合は前記試験端子１０に低レベルの試験信号φＴ
が印加される。書込みサイクルにおいては、ブロック選
択回路７はすべて開いているため、入力データＤＩＮは
、増幅回路６Ａ 、 ６Ｂ 。
６Ｃ，６Ｄ、入出力回路５Ａ、５Ｂ 、５Ｃ，５Ｄを介
して選択されたメモリセルアレイブロック３Ａ。
して選択されたメモリセルアレイブロック３Ａ。
３Ｂ、３Ｃ，３Ｄのそれぞれ一つのメモリセルに書込ま
れる。この時スイッチ回路９Ａ、９Ｂ、９Ｃ。
れる。この時スイッチ回路９Ａ、９Ｂ、９Ｃ。
９Ｄは遮断状態にある。
次に読出しサイクルにおいては、各々のメモリセルアレ
イブロック３Ａ、３Ｂ、３Ｃ，３Ｄにおける選択メモリ
セルの記憶データが入出力回路５Ａ。
イブロック３Ａ、３Ｂ、３Ｃ，３Ｄにおける選択メモリ
セルの記憶データが入出力回路５Ａ。
５ Ｂ 、 ５ Ｃ、５Ｄヲ介シテｆ−タハスｌ１０Ａ
。
。
Ｉ １０Ｂ 、 Ｉ ／ＱＣ、Ｉ １０ＤＫ１ｅ出サレ
ル。この時ブロック選択回路７はすべて閉じており、ス
イッチ回路９Ａ、９Ｂ 、９Ｃ，９１）はすべて導通状
態にあるために、データバスｌ１０Ａ、ｌ１０Ｂ 、Ｉ
／ＱＣ、ｌ１０Ｄに読出された記憶データは増幅回路６
Ａ、６Ｂ、６Ｃ，６Ｄを介して、アドレス入力端子８Ａ
、８Ｂ 、８Ｃ，８Ｄに出力される。
ル。この時ブロック選択回路７はすべて閉じており、ス
イッチ回路９Ａ、９Ｂ 、９Ｃ，９１）はすべて導通状
態にあるために、データバスｌ１０Ａ、ｌ１０Ｂ 、Ｉ
／ＱＣ、ｌ１０Ｄに読出された記憶データは増幅回路６
Ａ、６Ｂ、６Ｃ，６Ｄを介して、アドレス入力端子８Ａ
、８Ｂ 、８Ｃ，８Ｄに出力される。
以上のようにして本実施例の検査においては、複数のメ
モリセルアレイブロックに対して同時に読出し及び書込
み動作を繰シ返すことがでさるため、検査時間を低減す
ることができる。
モリセルアレイブロックに対して同時に読出し及び書込
み動作を繰シ返すことがでさるため、検査時間を低減す
ることができる。
次に本実施例の通常の動作に９いて説明する。
検査に合格したＲＡＭは機器の記憶装置として用いられ
るが、このときは、試験端子１０は常に高レベルの試験
信号φＴが印加される。更にアドレス入力信号ＡＯ〜Ａ
１３と同時に、いずれのメモリセルアレイブロックに対
して読出し及び男込みを行なうかを指示するブロック選
択信号φ８．φ３を入力する。通常動作の場合には試験
端子１０は常に高レベルに保持されるために、スイッチ
回路９Ａ、９Ｂ、９Ｃ，９Ｄは常に遮断状態にある。
るが、このときは、試験端子１０は常に高レベルの試験
信号φＴが印加される。更にアドレス入力信号ＡＯ〜Ａ
１３と同時に、いずれのメモリセルアレイブロックに対
して読出し及び男込みを行なうかを指示するブロック選
択信号φ８．φ３を入力する。通常動作の場合には試験
端子１０は常に高レベルに保持されるために、スイッチ
回路９Ａ、９Ｂ、９Ｃ，９Ｄは常に遮断状態にある。
又ブロック選択回路７は、ブロック選択信号φ８，４φ
８によシ選ばれるメモリセルアレイブロックのスイッチ
のみが導通状態で、他は遮断状態にある。
８によシ選ばれるメモリセルアレイブロックのスイッチ
のみが導通状態で、他は遮断状態にある。
従って通常の書込みサイクル及び読出しサイクルにおい
ては、選択されたメモリセルアレイブロックのただ一つ
のメモリセルのみが選択され、ブロック選択回路７を介
して入力データＤＩＮ の書込み及び出力データＤ Ｏ
ＵＴの読出しが行われる。以上の様にして、通常動作に
おいては、従来のＲＡＭと同様に取シ扱うことができる
。
ては、選択されたメモリセルアレイブロックのただ一つ
のメモリセルのみが選択され、ブロック選択回路７を介
して入力データＤＩＮ の書込み及び出力データＤ Ｏ
ＵＴの読出しが行われる。以上の様にして、通常動作に
おいては、従来のＲＡＭと同様に取シ扱うことができる
。
本実施例によれば、ブロック化されたメモリセルアレイ
に対して、同時に検査を行なうことができ大容量のＲＡ
Ｍを実現する場合でも、メモリセルアレイをブロック化
することにより、小容量のＲＡＭと同じ検査時間で検査
することができる。
に対して、同時に検査を行なうことができ大容量のＲＡ
Ｍを実現する場合でも、メモリセルアレイをブロック化
することにより、小容量のＲＡＭと同じ検査時間で検査
することができる。
例えば、従来方式の６４にピッ）ＲＡＭと本実施例によ
る６４にビットＲＡＭを比較すると、サイクルタイムｔ
ｏｏｎｓでギヤロッピング検査を行なうと、従来のＲ，
ＡＭでは、４２分５７秒を要していたが本実施例は２分
４１秒で検査することができ、大幅に検査時間を短縮す
ることができる。
る６４にビットＲＡＭを比較すると、サイクルタイムｔ
ｏｏｎｓでギヤロッピング検査を行なうと、従来のＲ，
ＡＭでは、４２分５７秒を要していたが本実施例は２分
４１秒で検査することができ、大幅に検査時間を短縮す
ることができる。
なお、本実施例においては、ブロック選択信号φ８．φ
Ｂを入力するために、アドレス入力端子とは別にブロッ
ク選択端子１２．１２’を設けたが、アドレス入力信号
ＡＯ〜Ａ１３のうちのいずれかをブロック選択信号φ３
．φ８として用いても良い。こうすれば、通常の動作に
おいては、損円の中におけるメモリセルアレイブロック
の存在を意識することなく用いることができる。
Ｂを入力するために、アドレス入力端子とは別にブロッ
ク選択端子１２．１２’を設けたが、アドレス入力信号
ＡＯ〜Ａ１３のうちのいずれかをブロック選択信号φ３
．φ８として用いても良い。こうすれば、通常の動作に
おいては、損円の中におけるメモリセルアレイブロック
の存在を意識することなく用いることができる。
又、本実施例においては、メモリセルアレイを４個のメ
モリセルアレイブロックに分割した場合を示したが、こ
の分割数はその半導体記憶装置において適切に選ぶこと
ができる。
モリセルアレイブロックに分割した場合を示したが、こ
の分割数はその半導体記憶装置において適切に選ぶこと
ができる。
以上、詳細に説明したとおり、本発明の半導体記憶装置
は、試験時に複数入力端子に内部データを並列出力させ
る構成となっているので、検査時間を大幅に短縮できる
という効果を有している。
は、試験時に複数入力端子に内部データを並列出力させ
る構成となっているので、検査時間を大幅に短縮できる
という効果を有している。
従って本発明により検査時間を短縮した大容量の半導体
記憶装置が得られる。
記憶装置が得られる。
第１図は従来の半導体記憶装置の一例の要部を示すブロ
ック図、第２図は本発明の一実施例の要部を示すブロッ
ク図である。 ｌ・・・・・・Ｘｆコーダ、２・・・・・・Ｙテコ−１
’、３・・・・・・メモリセルアレイ、３Ａ、３Ｂ、３
Ｃ・・・・・・メモリセルアレイブロック、４・・・・
・・外部入出力端子、５゜５Ａ、５Ｂ 、５Ｃ・・・・
・・入出力回路、６Ａ、６Ｂ。 ６Ｃ・・・・・・増幅回路、７・・−・・・ブロック選
択回路、８Ａ。 ｓＢ、８Ｃ・・・・・・アドレス入力端子、９Ａ、９Ｂ
。 ９Ｃ・・・・・・スイッチ回路、１０・・・・・・試験
端子、１１・・・・・・ＩＬ／Ｗ端子、１２，１２’・
・・・・・ブロック選択端子、ＡＯ〜人１３・・・・・
・アドレス入力信号、ＸＯ〜Ｘ２５５．ＹＯ〜Ｙ６３・
・・・・・アドレス信号、ＤＩＮ・・・・・・入力デー
タ、ＤｏＵＴ・・・・・・出力データ、ｌ１０Ａ〜Ｉ／
ＱＣ・・・・・・データバス、φＢ、φ８・・・・・・
ブロック選択信号、φ８・・・・・・読出し信号、φＷ
・−・・・・書込み信号、φ１・・・・・・テスト信号
。 早 １ 口 ”；１２ ｇ
ック図、第２図は本発明の一実施例の要部を示すブロッ
ク図である。 ｌ・・・・・・Ｘｆコーダ、２・・・・・・Ｙテコ−１
’、３・・・・・・メモリセルアレイ、３Ａ、３Ｂ、３
Ｃ・・・・・・メモリセルアレイブロック、４・・・・
・・外部入出力端子、５゜５Ａ、５Ｂ 、５Ｃ・・・・
・・入出力回路、６Ａ、６Ｂ。 ６Ｃ・・・・・・増幅回路、７・・−・・・ブロック選
択回路、８Ａ。 ｓＢ、８Ｃ・・・・・・アドレス入力端子、９Ａ、９Ｂ
。 ９Ｃ・・・・・・スイッチ回路、１０・・・・・・試験
端子、１１・・・・・・ＩＬ／Ｗ端子、１２，１２’・
・・・・・ブロック選択端子、ＡＯ〜人１３・・・・・
・アドレス入力信号、ＸＯ〜Ｘ２５５．ＹＯ〜Ｙ６３・
・・・・・アドレス信号、ＤＩＮ・・・・・・入力デー
タ、ＤｏＵＴ・・・・・・出力データ、ｌ１０Ａ〜Ｉ／
ＱＣ・・・・・・データバス、φＢ、φ８・・・・・・
ブロック選択信号、φ８・・・・・・読出し信号、φＷ
・−・・・・書込み信号、φ１・・・・・・テスト信号
。 早 １ 口 ”；１２ ｇ
Claims (1)
- それぞれ入出力回路を有する複数ｎ個のメモリセルアレ
イブロックからなるメモリセルアレイと、それぞれの前
記入出力回路にそれぞれのデータバスを介して接続され
た複数ｎ個の増幅回路と、検査信号、書込み信号及びブ
ロック選択信号により入出力データを前記データバスに
接続するブロック選択回路と、前記坤灸ｌ信号及び前記
書込み信号により□前記データバスを複数ｎ個のアドレ
ス入力端子に接続するスイッチ回路とを含むことを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211788A JPS60103599A (ja) | 1983-11-11 | 1983-11-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211788A JPS60103599A (ja) | 1983-11-11 | 1983-11-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60103599A true JPS60103599A (ja) | 1985-06-07 |
Family
ID=16611615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58211788A Pending JPS60103599A (ja) | 1983-11-11 | 1983-11-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60103599A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62138400U (ja) * | 1986-02-19 | 1987-09-01 | ||
| JPH01144300A (ja) * | 1987-11-30 | 1989-06-06 | Nec Corp | 読み出し専用メモリコード番号確認回路 |
| JPH01161550A (ja) * | 1987-12-18 | 1989-06-26 | Hitachi Ltd | 半導体記憶回路 |
-
1983
- 1983-11-11 JP JP58211788A patent/JPS60103599A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62138400U (ja) * | 1986-02-19 | 1987-09-01 | ||
| JPH01144300A (ja) * | 1987-11-30 | 1989-06-06 | Nec Corp | 読み出し専用メモリコード番号確認回路 |
| JPH01161550A (ja) * | 1987-12-18 | 1989-06-26 | Hitachi Ltd | 半導体記憶回路 |
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