JPS60103643A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 不発明は電界効果トランジスタよｐなるベーシックセル
をアレイ状に配設し、配線パターンによって任意の論理
回路を形成するゲートアレイマスタスライス集積回路装
置にかがり、特にゲート電極材料による導電路が配線に
用いられてより高い集積化が行われる半導体装置に関す
る。

（ｂ）技術の背景 大規模集積Ｎ路が大戯化するにつれて多品種少量生産の
傾向が著るしい今日、製造コストを低減し、製造期間を
短縮する友めに、マスタースライス（ｍａｓｔｅｒ　５
ｌｉｃｅ３万式による大規模集積Ｎ路の製造が注目され
ている。

マスタースライス方式とは、一つの半導体個片（チップ
）中に％基本素子集合Ｉ（通常は複数のトランジスタや
抵抗からなる基本１ｇ１ｊ６）ｔ−１予め大蓋に作成し
ておき、開発品種に応じて配線マスクを作成しこれらの
トランジスタや抵抗間を結合して所望の電気１路動作を
有する大規模集積回路を完成させるものである。

マスタースライス方式によれば、トランジスタ及び抵抗
等からなる基本素子集合は、予め大量に形成されている
ので、品独開発の要望が生じた時点で配線用のマスクの
みを作ればよく、開発期間が短縮される。また、その基
本素子集合は種々の大規模集積回路に共通して使用可能
であるから、開発コストも低減される０ このようなマスタースライス方式の大規模集積回路は、
トランジスタ及び抵抗等からなる基本素子集合を半導体
テップの所望領域に整然とした行列形式に配置するのが
一般であル、このように標準化することにより電子計算
機による自動配置、配線処理が効果的に採用される。

前記基本素子集合は一般にベーシックセルと呼ばれ、ベ
ーシックセルをアレイ状に配置し、更にその周囲に周辺
回路形成の丸めの入出力セル及び入出力パッドを配置す
るゲートアレイ集積向ｗｒ装置が多く用いられており、
更に使用者の要求の多様化への対応が強く望１れている
０ （Ｃン　従来技術と問題点 前記ベーシックセルが相補型ＭＯ８（０ＭＯ８）電界効
果トランジスタ（ＰＥＴ）ｍ造によって第１図（ＩＬ）
　、　（ｂ）及び（ｅ）に示す様に構成されるＣＭＯＳ
ゲートアレイが最も多く用いられている０ 第１図（ａ）はベーシックセルＢＣの最も代表的な例を
示す。本ベーシックセルは２個のｐチャネルＭＯＳ　Ｆ
　Ｅ　Ｔ　＋　Ｔｒａ、５Ｔｒａ２と２個のｎチャネＡ
／ＭＯＳ　ＦＥＴ　ｒ　Ｔｒａｍ　＊Ｔｒａ、とからな
る。そして同一チャネルのトランジスタはソース又はド
レイン領域ｐａｓｔ又はＮａ５４を共有し、またＴｒａ
ｌとＴｒａ３及びＴｒａｍとＴｒａ４がそれぞれ直結さ
れたグー）ＧａＳ−Ｑａ、−Ｇａ、又はＧａ、　−Ｇａ
４−　Ｇａｓ　’ｆｒ備えている。

−のゲートとが分離されている。

まｍ第１図（ｃ）に示したベーシックセルはｐチャネＡ
／ＭＯＳ　Ｆ　ＥＴ　＃　Ｔｒｃｌ　＃　ＴｒＣｙ　＋
　ＴｒｃｓとｎチャネルＭＯ８ＦＥＴ　ｅ　Ｔｒａ４ｅ
　ＴｒｃｌＩ＃　Ｔｒｃｓとからなり、同一チャネルの
隣接するＦＥＴ、例えばＴｒｃｓとＴ−ｒｃ、とがソー
ス又はドレイン領域Ｐｃｍ、を共有し、また、Ｔｒｃｌ
とＴｒａ４等が直結されたゲートＧｃ＠　−Ｇａ４−　
Ｇｃｖ等を備えている０ Ｍ１図（ａ）のベーシックセルを用いて構成した論理ゲ
ートの例を第２図（ａ）　＊　（ｂｔ　＊　（ｃ）　＋
　（ψに示す０第２図（ａ）　、　（ｂ）　、　（ｃ）
　、（ｄ）はそれぞれ２人力ＮＡＮＤゲート、２人力Ｎ
ＯＲゲート、４人力ＮＡＮＤゲート及び２人力ＡＮＤ　
２つとこの２人力ＡＮＤの出力を入力する２人力ＮＯＲ
からなる論理ゲートを構成している。第２図（ａｓン＝
　（ｂｔ　）　−（＋！１）−（ｄｌ）は第２図（ａ）
　−（ｂＪ　、　（ｃＪ　、　（ｄＪのそれぞれの論理
ゲート＠賂である。そしてこれ等の論理ゲート単位をユ
ニットセルＵＣと称することにする０そしてこのユニッ
トセルは少くとも１つのベーシックセルから構成され、
論理機能を呈するものがあるＯ尚、第２図（ａ）　、　
（ｂ）　、　（ｃ）　、　（ｄ）のＯ印は５ｉ−Ａｔコ
ンタクトホールＣで必り各配線層間配線の接続に用いら
れている。

第２図（ＩＬ）−（ａｔ）に於いてＰチャンネルＭＯ８
Ｆ　Ｅ　Ｔ　＋　Ｔｒｓ　＋　Ｔｒ２はドレインＤ１が
共通で、それぞれのソースｉｆ　Ｓｔ　＃　Ｓｔに５ｉ
−ＡｔコンタクトホールＣを介して電源ＶＣＣのノくタ
ーンが配設されている。一方、ｎチャンネルＭ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｔｒａ　ｅ　Ｔｒ４はＴｒｍのドレインＤ
３とＴｒ、のソースＳ４が共通でＴｒ４の■はＴｒｌ　
＋　ＴｒｔのＤＩと接続し、ＴｇのソースＳ、に５ｔ−
ＡｔコンタクトホールＣを介して電源Ｖｔ＋のパターン
が配設されている。そして、ゲート端子Ａ、、　Ｂ１が
入力でＴｒｙ　、　ＴｒｙのドレインＤ、とＴｒ４のド
レインＤ４から８ｌ−ＡｔコンタクトホールＣを介して
出力Ｘ１が取り出される。この論理式はＸｔ　＝Ａｔ　
”　Ｂ＋となり、入力Ａ１＃ＢＫに％Ｈ〃レベルの場合
のみ出力は鬼し〃レベルとなり、その他の条件では出力
は％Ｈ〃レベルとなる２人力ＮＡＮＤ論理ゲートが構成
されている。

第２図（ｂ）、（ｂｓ）に於て、ｐチャンネルＭＯ８Ｆ
　ＥＴ　Ｔｒｇ　ａ　Ｔｒａ　ｌ　ｎチャンネルＭＯ８
ＦＥＴＴｒｙ＊Ｔｇの配置は第２図（ａ）と同様に設け
られている。

そしてＦ　Ｅ　Ｔ　Ｔｒ、のソースは５ｔ−Ａｔコンタ
クトホールＣを介して電源Ｖｃｃのパターンに配設され
、Ｔｒ、のソースはＴｒｙのドレインであり而も前記Ｔ
−ｒ、のドレインを成している領域に５ｉ−Ａｔコンタ
クトを介して接続されている。前記ＦＥＴＴｒマのソー
スとＴｒａのソースは電源ｖｃＩψのパターンに５ｉ−
ＡｔコンタクトホールＣを介して配線されている〇そし
て金属配線が為されているゲートＡ□Ｂ　＊　ｕ　ＦＥ
ＴＴｒＢとＴｒｙ　＃　ＦＥＴ　Ｔｒ６とＴｒ６のそれ
ぞれのゲートが接続され久方端子となっている。更ＫＦ
ＥＴＴｒａのドレインからＳ　１−Ａ４コンタクトホー
ルＣを介して出力Ｘ、が取り出されている。又図示され
ている如（ＦＥＴ　Ｔｒ、のドレインでありＴｇのドレ
インでも有る共通領域から５ｌ−Ａｔｌンタクトホール
Ｃを介して出方為が取り出されている。

従ってｍ記ＦＥＴＴｒ＠〜Ｔｒｌの配線の結果、２人力
ＮＯＲ（Ｘｚ　＝　Ａｔ　”Ｂｔ　）の論理ゲートが構
成されることになる０従ってこれは入力Ａｔ、Ｂ、の両
方が％Ｌｌの時に％　Ｈｌレベルが出力され、それ以外
の条件に於て気Ｌｌレベルが出力される。

第２図（ｃ）＝（ａｔ）はｐチャンネルＦＥＴＴｒｏ”
Ｔｒ１２ｓｎチャンネルＦ　ＥＴ　Ｔｒｔｘ　〜ＴｒＩ
ｍと第２図（ａ）に示し７ｔＢＣの２倍を使用し、前述
したように８ｌ−ＡｔコンタクトホールＣを介して配線
され４人カＮＡＮＤ（ｘｓ＝Ａａ＠Ｂ！＠ｃｓＩＩＤ８
）カ構成すレテいる。前記ＦＥＴＴｒ４とＴｒｔｓ　ａ
ＦＥＴ　ＴｒｔｏとＴｒ１４　ｔＦＥＴＴｒｔｔとＴｒ
ｔｓ　＊　ＦＬＴＴｒｔ＊とＴｒＢのゲートにそれぞれ
金属配線が為され、入力Ａｓ１Ｂｓ、ｃ８．Ｄ、を取シ
出せる様に配設されている０出カＸ３は前記ＰＥ〜シ出
せるように配線されている同図に示す様に構成、配線さ
れた結果、前記論理ゲートは、入力Ａｓ。

Ｂｓ−Ｃ５−ＤＢが全て蒐Ｈｌレベルの時、出力Ｘ３が
鬼Ｌｌレベルとな９、その他の条件に於て１Ｈｌレベル
が出力、おれる。

第２図（ｄ）ｅ（ｄｌ）は第２図（ｃ）同様に、Ｐチャ
ンネルＦＥＴ　Ｔｒｓｙ　〜Ｔｒｉｏ　ｘ　ｎチャンネ
ルＦＥＴＴｒｕ〜Ｔ　Ｔｒ４が配設され、論理式 取り出せる構成をなしている。

以上４種類の論理ゲートが配線された例を示し友が、そ
の他のユニットセルもマスクのバｌ−７を変えて配線プ
ロセス工程を行なう事で構成することができる。そして
前記配線プロセスは、配線層を重ね、各配線層間を５ｔ
−ＡｔコンタクトホールＣで接続を行なう。

ゲートアレイＬＳＩにおいては、通常第３図に示す如く
、チップの中央部分にベーシックセルＢＣがアレイ状に
配列され、その周囲にＬＳＩ外部との接続に必要な入出
力回路Ｉ１０が設けられ、更に入出力回路Ｉ、１０の外
側に入出カバ、ドＰが設けられている。そしてアレイ状
に設けられているベーシックセルＢＣの中間に配線チャ
ネル領域印があり、Ａｔ等による配線ができるようにな
っている。

ＣＭＯＳゲートアレイの配線は通常２層の配線層を用い
て行なわれており、ユニットセル内の配線は原則として
その領域内で第１層の配設層で行なわれ、ユニットセル
聞及び入出力などの配線に前記配線チャネル領域内の第
４層の配線層及び第２層の配線層をあてている。大規模
な論理ゲートＬＳＩにお−で、ユニットセルの配置並び
にユニットセル相互間及び入出力回路の配線の多くは電
子計算機を使用する自動設計が行なわれている。

先に述べたユニットセル外の配線の１従来例を第４図に
示す。図に見られる如く、ベーシックセルアレイが配線
チャネル領域ＣＨを挾んで複数列設けられている。配線
チャネル領域にベータ、クセルアレイと平行な実線で示
されている配線は第１層のＡｔ配線層ＬＡで、ベージ、
クセルアレイ上を横切り之破線で示されている配線は第
２層のＡｔ配線層ＬＢである。両配線の交点にある０印
は両層の配線を接続するコンタクトホールであり、ベー
シックセルＢＣ枠上に示したＯ印は第２層の配線とユニ
ットセル内の第１層の配線又はゲート電極との接続を示
す０配線チヤネル領域ＣＨ′ｆｔ横断する切断面による
模式断面図を第５図に示す。

図において、１は半導体基板、２はフィールド酸化膜、
３はゲート電極、５及び７は層間絶縁膜、６は第１Ｍｉ
配線ＬＡ、８は第２層配線ＬＢである。

以上説明した如く配線を行なう場合に、回路の規模が増
大するにつれて配線数もほぼ比例して増加する為に、配
憩領域をＬＳＩチップに収容しているベーシックセルの
数に比例、又はそれ以上に増加させる必要がｈ’）、更
に各配線の長さも増加する問題を有している。又、前記
配線数の増加によってその設計の困８さけ急激に高１っ
て計算機の稼動時間が増大し、未結線の増加所謂結線の
遅れ等の悪影響を及ぼす問題を有している。又、前記配
線領域の増加に対しては、新たな配線層、即ち３層目の
金属配線を用いることにより対応する事が可能であるが
、これも前述同様に自動設計により大きな負担がかがり
更にＬＳＩのマスクスライスのプロセス工程がより複雑
となりその歩留フの低下を来す問題を有している。

一方、論理回路の大規模化に対して有効な対策として、
ユニットセルの論理をより大きく１とめて定義し、自動
設計段階で設計すべき配線数を減少させる方法がある０
この考え方は、ＣＭＯＳゲー甘 グーせイのｋｙｔらず、すべての論理ＶＬＳ］ｊ用でき
る。しかしながらユニットセル内の論理が大きくなると
その中の配線数も増加してくる之めに、ユニットセル内
の配線がその領域上の第１層の配線層のみでは実現でき
ず、ユニットセル間及び入出力用配線のための第２層の
配線及び配線チャネル領域をも使用して、自動配線設計
を制限する危検性が多い。

（ｄ）　発明の目的 本発明は前記従来の問題点に対処して、配線層数などパ
ターニング層数の増加、プロセス工程数の増加及び配線
領域の拡大すなわちチップ面積の増加などを伴なうこと
なく、ゲートアレイの規模が拡大される半導体装置を提
供することを目的とする。

（ｅ）　発明の構成 本発明の前記目的は、電界効果トランジスタからなるベ
ーシックセルがアレイ状に配置され、かつ前記電界効果
トランジスタのゲート電極材料よりなる導電路が該ベー
シックセルに近接して配置されて、前記ベーシックセル
アレイ及び前記導電路上に設けられた配線層と前記導電
路とによって配線が構成されてなる半導体装置により達
成される。

（ｆ）　発明の実施例 以下本発明を実施例により図面を参照して具体的に説明
する。

第６図は不発明による半導体基体の１例を示すを 線チャネル領域に、ベーシックセルのＭＯＳ　ＦＥＴの
ゲート電極と同一の導体層を用いてゲート電極と同一工
程でアレイ状に形成されている。導電路ＬＧはベーシッ
クセル１個に対して最大４不程度設けることができるが
、各導電路相互間及び導電路とベーシックセルとの間は
電気的に分離されている。

前記の半導体基体上に２Ｗ１の配線層を設けることによ
って、不発明によるゲートアレイＬＳＩの配線チャネル
領域を横断する模式断面図は第７図の様になる。図にお
いて、１は半導体基板、２はフィールド酸化膜、３はゲ
ート電極、４は前記導電路ＬＧ、５及び７は層間絶縁膜
、６は第１層配線ＬＡ、８は第２層配線ＬＢであるＯ 前記導電路ＬＧを第６図に示し定例の如くベーシックセ
ル領域内に達する長さにして、ユニットセル内配線の入
出力端子として処理してもよく、またベーシックセル領
域外で終端させて接続をユニットセル外部配線として処
理してもよい。何れの場合においてもユニットセルと導
電路ＬＧとの接続には第１層配線ＬＡが通常用いられる
。この構造によればユニットセル内の接続配線が必要な
らば若干延長され、またゲート電極の接続点と導電路Ｌ
Ｇの端坐との間に第１層配線ＬＡが設けられるが、これ
によってユニットセル間の配線に制限が加わることはな
い。なおゲート電極と第２層配線ＬＢとの間を第１層配
線ＬＡを介して接続することは従来もしばしば行なわれ
ている。

なお先に述べた如く導電路アレイＬＧは高密度に配役で
きるために、１個の導電路ＬＧは通常１配線のみに使用
する０ 本発明を先に第４図に示した接続例に適用し之配線の例
を第８図に示す。第４図と同様に、第１層配線ＬＡは実
線で、第２層配線ＬＢは破線で示し、本発明の特徴とす
る導電路ＬＧを点線で示す〇また○印は第４図と同様な
導電路ＬＧに無関係な接続、◎印は導電路ＬＧと第１層
配線ＬＡとの接続を示す。

第８図と第４図とを比較すれば第２層配線ＬＢが大幅に
減少していることが知られろ。これらの矢印で示したチ
ャネルを活用して配線領域を拡大することなく配線数全
増加することができる。

ま九本発明によれば第９図に示す例の如く、配線チャネ
ル領域内にある第１層配線ＬＡの配列順り 序を導電路βＧを用いて任意に置換することができる。

従来はこの目的のためにも第２層配線ＬＢが用いられて
おり、本発明の構造によってこの点でも第２層の配線層
ＬＢの負担が軽減される。

更に本発明によれば配線チャネル領域によって隔てられ
たベーシックセル相互間を、謳２膚の配線層ＬＢを用い
ることなく接続することが可能である。これによって配
線設計のみならずセルの配置設計の自由度が大きく拡張
される。

（ｇ）　発明の詳細 な説明した如く本発明によれば、例えば０リ−Ｓゲート
アレイ集積回路装置等において、導電路をゲート電極層
を利用して配設することによってバターニング層数及び
プロセス工程数を増加することなく新たな配線層が得−
られて、その上に設けいて構成することによって、上部
配線層特にその第２層の負担が大幅に軽減され、ユニッ
トセル配置並びに配線？自由度が増加して、配線領域を
拡大することなく配線規模を拡大すること或いは配線領
域の面積縮少が可能となる。更にこの余裕を利用してベ
ーシックセル数を増加し集積規模を増大することも可能
である。

また前記ユニットセル配置並びに配線の自由度の増加は
その設計を容易にし、かつ回路構成の最適化を進めて特
性を向上する効果を有する。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）及び（ｅ）はＣＭＯＳベーシ
ックセルの例を示す図、第２図（ａ）乃至（ｄ）はユニ
ットセルの例を示す図、第２図（ａｌ）乃至（ｄｌ）は
前記ユニットセルの等価回路図、第３図はＣＭＯＳゲー
トアレイＬＳＩ基体のセルアレイ等の配置を示す平面図
、第４図は従来の配線パターン例を示す平面図、第５図
は従来の配線チャネル領域の例を示す断面図、第６図は
本発明の実施例を示す要部拡大平面図、第７図は本発明
の実施例の配線チャネル領域を示す断面図、第８図及び
第９図は本発明による配線パターンの例を示す平面図で
ある。 図において、ＢＣはベーシックセル、ＣＨＦ１配線チヤ
ネル領域、Ｉｌｏは入出力セル領域、Ｐは入出力パッド
、ＬＧは本発明による導電路、ＬＡは第１層配線、ＬＢ
は嬉２層配線、１は半導体基板、２はフィールド酸化膜
、３はゲート電極、４は導電路ＬＧ、５及び７は層間絶
縁膜、６は第１層配線ＬＡ、８は第２層配線ＬＢを示す
。 代理人　弁理士　松　岡　宏四部 察　（口 （α）　（閃　（Ｃ） 、Ω　〜　Ｎ 滲　３　口 単　４２ 葉　Ｓ　口 ≦

Claims (2)

【特許請求の範囲】
1. （１）電界効果トランジスタからなるベーシックセルが
   プレイ状に配置され、かつ前記電界効果トランジスタの
   ゲート電極材料よりなる導電路が該べ一７ックセルに近
   接して配置されて、前記ページ、クセルアレイ及び前記
   導電路上に設けられた配線層と前記導′譲路とによって
   配線が構成されてなることを特徴とする半導体装置。
2. （２）　前記ベーシックセルアレイに隣接する配線チャ
   ネル領域に前記４電路が複数不配設されてなることを特
   徴とする特許請求の範囲第１項記載の半導体装置。