JPS6010367A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6010367A JPS6010367A JP58118899A JP11889983A JPS6010367A JP S6010367 A JPS6010367 A JP S6010367A JP 58118899 A JP58118899 A JP 58118899A JP 11889983 A JP11889983 A JP 11889983A JP S6010367 A JPS6010367 A JP S6010367A
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- intermediate buffer
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は複数の処理装置と複数の記憶部制御装置とを有
するシステムで記憶部制御装置内の中間バッファに対す
る書込みを能率良く行うことのできるデータ処理装置に
関する。
するシステムで記憶部制御装置内の中間バッファに対す
る書込みを能率良く行うことのできるデータ処理装置に
関する。
（２）従来技術と問題点
中央処理装置ＣＰＵとチャネルＣＨＰが記憶制御装置Ｍ
ＣＵを介して主記憶装置ＭＳＵと接続された情報処理装
置を複数組結合することが提案されている。第１図に示
すシステム構成図は記憶部制御装置ＭＣＵにより互いに
結合されているものであって、中央処理装置ｃＰＵ内の
バッファＢＦ１と、記憶制御装置ＭＣＵ内の中間バッフ
ァＢＦ２を有している。０系のバッファはＢＦＩＯ，Ｂ
Ｆ２０と示し、ｌ系のバッファはＢＦＩＩ、ＢＦ２１と
示している。バッファＢＦＩＯ，ＢＦＩＩについてキャ
ッシュメモリと同様に考えストアスル一方式で制御され
ている。中間バッファＢＦ２０．ＢＦ２１には同一アド
レスが存在し得る構成となっている。そのため処理装置
ＣＰＵ、ＣＨＰから主記憶装置ＭＳＵへのアクセスは１
個の記憶部制御装置ＭＣＵを介してのみ行われるが、他
系の記憶部制御装置ＭＣＵ内の中間バッファにも対応す
る記憶部領域が存在し得るため、必ず書込みアクセスを
他系ＭＣＵへも送らねばならず、ＭＣＵ内のバスが混み
合い、中間バッファ内に記憶部領域がなければそのアク
セスは他のアクセスの障害となる欠点があった。
ＣＵを介して主記憶装置ＭＳＵと接続された情報処理装
置を複数組結合することが提案されている。第１図に示
すシステム構成図は記憶部制御装置ＭＣＵにより互いに
結合されているものであって、中央処理装置ｃＰＵ内の
バッファＢＦ１と、記憶制御装置ＭＣＵ内の中間バッフ
ァＢＦ２を有している。０系のバッファはＢＦＩＯ，Ｂ
Ｆ２０と示し、ｌ系のバッファはＢＦＩＩ、ＢＦ２１と
示している。バッファＢＦＩＯ，ＢＦＩＩについてキャ
ッシュメモリと同様に考えストアスル一方式で制御され
ている。中間バッファＢＦ２０．ＢＦ２１には同一アド
レスが存在し得る構成となっている。そのため処理装置
ＣＰＵ、ＣＨＰから主記憶装置ＭＳＵへのアクセスは１
個の記憶部制御装置ＭＣＵを介してのみ行われるが、他
系の記憶部制御装置ＭＣＵ内の中間バッファにも対応す
る記憶部領域が存在し得るため、必ず書込みアクセスを
他系ＭＣＵへも送らねばならず、ＭＣＵ内のバスが混み
合い、中間バッファ内に記憶部領域がなければそのアク
セスは他のアクセスの障害となる欠点があった。
（３）発明の目的
本発明の目的は前述の欠点を改善し、特に中間バッファ
に対する効率の良い書込み処理が可能なデータ処理装置
を提供することにある。
に対する効率の良い書込み処理が可能なデータ処理装置
を提供することにある。
（４）発明の構成
前述の目的を達成するための本発明の構成は、主記憶装
置と、複数の処理装置と、該処理装置からの主記憶装置
に対する処理要求を制御する複数の記憶部制御装置とか
ら成り、前記記憶部制御装置はシステムに接続されてい
るすべ、ての処理装置からアクセス可能な中間バッファ
を内部に有し、各処理装置から主記憶装置へのアクセス
は１個の記憶部制御装置を介してのみ行われ、記憶部制
御装置間でデータ転送を可能とし、且つ記憶部制御装置
内に補助バッファの各エントリに対応して、他方の記憶
部制御装置内の中間バッファに同一メモリ領域を有して
いる可能性を示す情報を記憶する手段、他方の記憶部制
御装置に接続されている処理装置内のバッファメモリに
同一メモリ領域を有している可能性を示す情報を記憶す
る手段、各処理装置からの書込み命令に応答して前記２
情報に基づき他方の記憶部処理装置に該書込み命令を送
出する手段とを具備していることである。
置と、複数の処理装置と、該処理装置からの主記憶装置
に対する処理要求を制御する複数の記憶部制御装置とか
ら成り、前記記憶部制御装置はシステムに接続されてい
るすべ、ての処理装置からアクセス可能な中間バッファ
を内部に有し、各処理装置から主記憶装置へのアクセス
は１個の記憶部制御装置を介してのみ行われ、記憶部制
御装置間でデータ転送を可能とし、且つ記憶部制御装置
内に補助バッファの各エントリに対応して、他方の記憶
部制御装置内の中間バッファに同一メモリ領域を有して
いる可能性を示す情報を記憶する手段、他方の記憶部制
御装置に接続されている処理装置内のバッファメモリに
同一メモリ領域を有している可能性を示す情報を記憶す
る手段、各処理装置からの書込み命令に応答して前記２
情報に基づき他方の記憶部処理装置に該書込み命令を送
出する手段とを具備していることである。
（５）発明の実施例
本発明の実施例は第１図において、中間バッファＢＦ２
０．ＢＦ２１をセソトアソシアティプ方式・スワップ方
式により動作させるバッファとすることであって、シス
テムに接続されているすべての処理装置ＣＰＵ０．ＣＰ
ＵＩがらアクセスが可能である。第２図には中間バッフ
ァＢＦ２についてその構成を示している。即ちデータ部
、タグ部、Ｂ１部とその他で形成されている。ここでＢ
１部は「バッファ無効」の意味を有するが詳細には次の
ようになっている。ＢＩ部は対応するバッファＢＦ２の
領域に格納されているメモリ領域と、他の処理装置内の
バッファＢＦＩ・他記憶部制御装置内の中間バッファＢ
Ｆ２１との関係を示すもので、ここでは３ビツトから成
る。そのうちＢＴＯはバッファＢＦＩに対応するもので
ＢＦＩ内に同一メモリ領域が存在する可能性を示し、こ
の例では処理装置ＣＰＵ０のバッフ１ＢＦＩＯの内容を
示す。
０．ＢＦ２１をセソトアソシアティプ方式・スワップ方
式により動作させるバッファとすることであって、シス
テムに接続されているすべての処理装置ＣＰＵ０．ＣＰ
ＵＩがらアクセスが可能である。第２図には中間バッフ
ァＢＦ２についてその構成を示している。即ちデータ部
、タグ部、Ｂ１部とその他で形成されている。ここでＢ
１部は「バッファ無効」の意味を有するが詳細には次の
ようになっている。ＢＩ部は対応するバッファＢＦ２の
領域に格納されているメモリ領域と、他の処理装置内の
バッファＢＦＩ・他記憶部制御装置内の中間バッファＢ
Ｆ２１との関係を示すもので、ここでは３ビツトから成
る。そのうちＢＴＯはバッファＢＦＩに対応するもので
ＢＦＩ内に同一メモリ領域が存在する可能性を示し、こ
の例では処理装置ＣＰＵ０のバッフ１ＢＦＩＯの内容を
示す。
バッフ７ＢＦ １を有する処理装置が複数接続されてい
るとこのビットが複数になる。ＭＦは他記憶部制御装置
ＭＣＵＩ内の中間バッファＢＦ２１に対応するものであ
る。ＢＩＭは他記憶部制御装置ＭＣＵＩに接続されてい
る処理装置のバッファに対応するものである。ＭＦ、Ｂ
ＩＭのビットは下記のようにして設定するが、その前に
メモリアクセス処理について説明する。
るとこのビットが複数になる。ＭＦは他記憶部制御装置
ＭＣＵＩ内の中間バッファＢＦ２１に対応するものであ
る。ＢＩＭは他記憶部制御装置ＭＣＵＩに接続されてい
る処理装置のバッファに対応するものである。ＭＦ、Ｂ
ＩＭのビットは下記のようにして設定するが、その前に
メモリアクセス処理について説明する。
（１）処理装置がメモリアクセスを作成すると自己装置
内にバッファがあればバッファにアクセスし、データが
存在すればへソファからデータを読出して使う。
内にバッファがあればバッファにアクセスし、データが
存在すればへソファからデータを読出して使う。
（２）自己装置内にバッファがないが、バッファがあっ
てもバッファ内に要求するデータがなければ接続されて
いる記憶部制御装置に対してデータ要求のアクセスを送
出する。
てもバッファ内に要求するデータがなければ接続されて
いる記憶部制御装置に対してデータ要求のアクセスを送
出する。
（３）記憶部制御装置は上記アクセスによりバッファを
アクセスし、データが存在すればそのデータを処理装置
に送る。
アクセスし、データが存在すればそのデータを処理装置
に送る。
（４）中間バッファＢＦ２０内にデータがなければ他記
憶部制御装置内の中間バッファＢＦ２１をアクセスし、
データがあればそのデータを読出し自己装置内の中間バ
ッファＢＦ２０に書込むと同時に処理装置にそのデータ
を送る。
憶部制御装置内の中間バッファＢＦ２１をアクセスし、
データがあればそのデータを読出し自己装置内の中間バ
ッファＢＦ２０に書込むと同時に処理装置にそのデータ
を送る。
（５）総ての中間バッファＢＦ２内にデータが存在しな
ければ主記憶装置にアクセスしデータを続出し、そのデ
ータは中間バッファに書込むと同時に処理装置にデータ
を送る。
ければ主記憶装置にアクセスしデータを続出し、そのデ
ータは中間バッファに書込むと同時に処理装置にデータ
を送る。
また書込みアクセスでは次のように処理する。
（１）処理装置が接続されている記憶部制御装置にアク
セスが送られる。
セスが送られる。
（２）記憶部制御装置は中間バッファＢＦ２０にアクセ
スし該当するメモリ領域が存在すれば書込みデータを書
込む。
スし該当するメモリ領域が存在すれば書込みデータを書
込む。
（３）該当するメモリ領域がなければ他記憶部制御装置
の中間バッファＢＦ２１にアクセスし、該当するメモリ
領域存在すればそのデータを読出し自己装置の中間バッ
ファＢＦ２０に読出しデータと共に書込みデータを書込
む。
の中間バッファＢＦ２１にアクセスし、該当するメモリ
領域存在すればそのデータを読出し自己装置の中間バッ
ファＢＦ２０に読出しデータと共に書込みデータを書込
む。
（４）総ての中間パンツ１ＢＦ２に該当するメモリ領域
がなければ主記憶装置にアクセスして読出し、自己装置
の中間バッファＢＦ２０に読出しデータと共に書込みデ
ータも書込む。
がなければ主記憶装置にアクセスして読出し、自己装置
の中間バッファＢＦ２０に読出しデータと共に書込みデ
ータも書込む。
（５）また他記憶部制御装置へ書込みアクセスを送出す
る。各記憶部制御装置は中間バッファＢＦ２にアクセス
し該当するメモリ領域があれば書込みデータを書込み、
なければ無操作として処理する。
る。各記憶部制御装置は中間バッファＢＦ２にアクセス
し該当するメモリ領域があれば書込みデータを書込み、
なければ無操作として処理する。
ここでＭＦ、８１Ｍビットの設定条件についてＭＦビッ
トを“１”に設定する条件 化記憶部制御装置の中間バッファＢＦ２１がらのデータ
をＢＦ２０に書き込む 中間バッファＢＦ２０のデータを他記憶部制御装置の中
間バッファＢＦ２１へ送った ＭＦビットを“０”に設定する条件 主記憶装置からのデータを中間バッファＢＦ２０に書込
む 他記憶部制御装置の中間バッファＢＦ２１から該当する
メモリ領域が追い出された ８１Ｍビットを“１”に設定する条件 読出しアクセスにより他記憶部制御装置の中間バッファ
ＢＦ２１または主記憶装置からのデータを中間バッファ
ＢＦ２０に書込む 書込みアクセスにより他記憶制御装置の中間バッファＢ
Ｆ２１からのデータを中間バッファＢＦ２０に書込む ８１Ｍピントを“０″に設定する条件 書込みアクセスにより主記憶装置のデ二りを中間バッフ
ァＢＦ２０に書込む 書込みアクセスにより中間バッファＢＦ２０の該当する
領域に書込みデータを書込むときＭＦビットが“０″で
ある。
トを“１”に設定する条件 化記憶部制御装置の中間バッファＢＦ２１がらのデータ
をＢＦ２０に書き込む 中間バッファＢＦ２０のデータを他記憶部制御装置の中
間バッファＢＦ２１へ送った ＭＦビットを“０”に設定する条件 主記憶装置からのデータを中間バッファＢＦ２０に書込
む 他記憶部制御装置の中間バッファＢＦ２１から該当する
メモリ領域が追い出された ８１Ｍビットを“１”に設定する条件 読出しアクセスにより他記憶部制御装置の中間バッファ
ＢＦ２１または主記憶装置からのデータを中間バッファ
ＢＦ２０に書込む 書込みアクセスにより他記憶制御装置の中間バッファＢ
Ｆ２１からのデータを中間バッファＢＦ２０に書込む ８１Ｍピントを“０″に設定する条件 書込みアクセスにより主記憶装置のデ二りを中間バッフ
ァＢＦ２０に書込む 書込みアクセスにより中間バッファＢＦ２０の該当する
領域に書込みデータを書込むときＭＦビットが“０″で
ある。
以上のように設定することにより、ＭＦビットで他記憶
部制御装置の中間バッファＢＦ２１内に、８１Ｍビット
で他記憶部制御装置に接続されている処理装置のバッフ
ァＢＦＩ内に対応するメモリ領域の存否を判断すること
ができる。即ちＭＦビットが“１”のときは、他記憶部
制御装置の中間バッファＢＦ２１内に対応するメモリ領
域が存在する可能性があるので、８１Ｍビットが“１”
のときは他記憶部制御装置に接続されている処理装置の
バッファＢＦＩ内に対応するメモリ領域が存在している
ので書込みアクセスを送出する。したがってＭＦ、ＢＩ
Ｍ共に０”なら書込みアクセスを他記憶部制御装置に送
る必要がない。
部制御装置の中間バッファＢＦ２１内に、８１Ｍビット
で他記憶部制御装置に接続されている処理装置のバッフ
ァＢＦＩ内に対応するメモリ領域の存否を判断すること
ができる。即ちＭＦビットが“１”のときは、他記憶部
制御装置の中間バッファＢＦ２１内に対応するメモリ領
域が存在する可能性があるので、８１Ｍビットが“１”
のときは他記憶部制御装置に接続されている処理装置の
バッファＢＦＩ内に対応するメモリ領域が存在している
ので書込みアクセスを送出する。したがってＭＦ、ＢＩ
Ｍ共に０”なら書込みアクセスを他記憶部制御装置に送
る必要がない。
次に記憶部制御装置ＭＣＵＯについてその具体的構成を
第３図に示す。第３図において（２１，ｆ３）は処理装
置ＣＰＵ０．ＣＨＰＯからのアクセスポート、（４）は
他記憶部制御装置ＭＣＵＩからのアクセスポート、（２
１）は優先順位回路、＋５１． （７）、頭。
第３図に示す。第３図において（２１，ｆ３）は処理装
置ＣＰＵ０．ＣＨＰＯからのアクセスポート、（４）は
他記憶部制御装置ＭＣＵＩからのアクセスポート、（２
１）は優先順位回路、＋５１． （７）、頭。
（１５）はパイプライン中の各レジスタ、（６）は中間
バッファＢＦ２のタグ部、（８）はタグ部からの読出し
データのレジスタ、（９）は比較回路、（１１）は比較
結果のレジスタ、（１２）はＢ１部のアップデート論理
回路、（１３）はＢＩ部、（１４）は選択回路、（１６
）はＢ１部からの読出しデータのレジスタ、（１７）は
（１６）のデータによりＢ１部の書込みを行うアクセス
を作成する論理回路、（１８）は記憶部制御装置ＭＣＵ
Ｉへ送出するアクセスを作成する論理回路、（２０）は
記憶部制御装置ＭＣＵ１へのアクセスを保持するレジス
タ、（１９） ｉｔ）はＢＩ部の書込みを行うアクセス
用のレジスタである。
バッファＢＦ２のタグ部、（８）はタグ部からの読出し
データのレジスタ、（９）は比較回路、（１１）は比較
結果のレジスタ、（１２）はＢ１部のアップデート論理
回路、（１３）はＢＩ部、（１４）は選択回路、（１６
）はＢ１部からの読出しデータのレジスタ、（１７）は
（１６）のデータによりＢ１部の書込みを行うアクセス
を作成する論理回路、（１８）は記憶部制御装置ＭＣＵ
Ｉへ送出するアクセスを作成する論理回路、（２０）は
記憶部制御装置ＭＣＵ１へのアクセスを保持するレジス
タ、（１９） ｉｔ）はＢＩ部の書込みを行うアクセス
用のレジスタである。
処ＥＩ装置ＣＰＵ０からのストアオペレーションの動作
を説明する。処理装置ＣＰＵ０からのオペレーションは
アクセスポート（２）に設定される。（２１）で選択さ
れるとオペレーションはパイプラインに投入される。投
入されたオペレーションはタグ部＋６１．Ｂ１部（１３
）をアクセスし中間バッファＢＦ２内に要求オペランド
が存在するかどうかを判断する。存在していなければ無
条件で記憶部制御装置ＭＣＵ１へ該オペレーションを送
出する。存在していればＢＩ部（１３）からの読出しデ
ータでＭＦ＝″１１またはＢＩＭ＝″′１″のとき該オ
ペレーションを記憶部制御装置ＭＣＵ１へ送出する。
を説明する。処理装置ＣＰＵ０からのオペレーションは
アクセスポート（２）に設定される。（２１）で選択さ
れるとオペレーションはパイプラインに投入される。投
入されたオペレーションはタグ部＋６１．Ｂ１部（１３
）をアクセスし中間バッファＢＦ２内に要求オペランド
が存在するかどうかを判断する。存在していなければ無
条件で記憶部制御装置ＭＣＵ１へ該オペレーションを送
出する。存在していればＢＩ部（１３）からの読出しデ
ータでＭＦ＝″１１またはＢＩＭ＝″′１″のとき該オ
ペレーションを記憶部制御装置ＭＣＵ１へ送出する。
ＭＦ−“０″で且つＢＩＭ＝“０″のときは記憶部制御
装置ＭＣＵＩへは送出しない。これら記憶部制御装置Ｍ
ＣＵＩへのオペレーションは（１８）で作成され、レジ
スタ（２０）から記憶部制御装置ＭＣＵ１へ送出される
。ＭＦ＝”０″で且つＢＩＭ＝“１”のときは記憶部制
御装置ＭＣＵＩへ該オペレーションを送出すると共に論
理回路（１７）でＢＩＭを“０”とするオペレーション
が作成され、レジスタ（１９） ＋１１を通ってパイプ
ラインに投入されＢＴ部をアップデートする。これによ
りＭＦ＝”０”で且つＢＩＭ＝”０”の条件が作成され
、余分な記憶部制御装置ＭＣＵＩへのオペレーションの
送出が抑えられる。
装置ＭＣＵＩへは送出しない。これら記憶部制御装置Ｍ
ＣＵＩへのオペレーションは（１８）で作成され、レジ
スタ（２０）から記憶部制御装置ＭＣＵ１へ送出される
。ＭＦ＝”０″で且つＢＩＭ＝“１”のときは記憶部制
御装置ＭＣＵＩへ該オペレーションを送出すると共に論
理回路（１７）でＢＩＭを“０”とするオペレーション
が作成され、レジスタ（１９） ＋１１を通ってパイプ
ラインに投入されＢＴ部をアップデートする。これによ
りＭＦ＝”０”で且つＢＩＭ＝”０”の条件が作成され
、余分な記憶部制御装置ＭＣＵＩへのオペレーションの
送出が抑えられる。
（６）発明の効果
このようにして本発明によると記憶部制御装置内の中間
バッファに所定ビットをたてておくことで、他記憶部制
御装置に対するアクセスの必要性などが判断でき、動作
が能率良くなる。
バッファに所定ビットをたてておくことで、他記憶部制
御装置に対するアクセスの必要性などが判断でき、動作
が能率良くなる。
第１図はシステム総合図、
第２図は本発明による中間バッファの内部構成を示す図
、 第３図は本発明における記憶部制御装置の具体的構成図
の例を示す図である。 ＣＰＵ０．ＣＰＵ１−中央処理装置 Ｂ Ｆ １０． Ｂ Ｆ １１− バッファＢＦ２０．
ＢＦ２１−・・中間バッファＭＣＵＯ，ＭＣＵＩ・−
記憶部制御装置ＭＳＵＯ，ＭＳＵＩ・・−主記憶装置 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐
、 第３図は本発明における記憶部制御装置の具体的構成図
の例を示す図である。 ＣＰＵ０．ＣＰＵ１−中央処理装置 Ｂ Ｆ １０． Ｂ Ｆ １１− バッファＢＦ２０．
ＢＦ２１−・・中間バッファＭＣＵＯ，ＭＣＵＩ・−
記憶部制御装置ＭＳＵＯ，ＭＳＵＩ・・−主記憶装置 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐
Claims (1)
- 主記憶装置と、複数の処理装置と、該処理装置からの主
記憶装置に対する処理要求を制御する複数の記憶部制御
装置とから成り、前記記憶部制御装置はシステムに接続
されているすべての処理装置からアクセス可能な中間バ
ッファを内部に有し、各処理装置から主記憶装置へのア
クセスは１個の記憶部制御装置を介してのみ行われ、記
憶部制御装置間でデータ転送を可能とし、且つ記憶部制
御装置内に中間バッファの各エントリに対応して、他方
の記憶部制御装置内の補助バッファに同一メモリ領域を
有している可能性を示す情報を記憶する手段、他方の記
憶部制御装置に接続されている処理装置内のバッファメ
モリに同一メモリ領域を有している可能性を示す情報を
記憶する手段、各処理装置からの書込み命令に応答して
前記２情報に基づき他方の記憶部処理装置に該書込み命
令を送出する手段とを具備していることを特徴とするデ
ータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118899A JPS6010367A (ja) | 1983-06-30 | 1983-06-30 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118899A JPS6010367A (ja) | 1983-06-30 | 1983-06-30 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010367A true JPS6010367A (ja) | 1985-01-19 |
Family
ID=14747920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58118899A Pending JPS6010367A (ja) | 1983-06-30 | 1983-06-30 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010367A (ja) |
-
1983
- 1983-06-30 JP JP58118899A patent/JPS6010367A/ja active Pending
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