JPS6232551A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
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- JPS6232551A JPS6232551A JP17211185A JP17211185A JPS6232551A JP S6232551 A JPS6232551 A JP S6232551A JP 17211185 A JP17211185 A JP 17211185A JP 17211185 A JP17211185 A JP 17211185A JP S6232551 A JPS6232551 A JP S6232551A
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- JP
- Japan
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- memory
- processor
- access
- memory access
- data
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
プロセッサ（ＭＰ）によるアクセスに基づいて、同時に
メモリをアクセスすることができる複数のポートを備え
た装置において、該メモリからのフェッチデータを格納
する大容量のバッファメモリと、該バッファメモリに対
する書き込み先アドレスを、該プロセッサが記憶させる
ことができるアドレスレジスタとを備えることにより、
該プロセッサ（ＭＰ）がメモリアクセスを行う時、アク
セスポート番号に対応して、上記バッファメモリに対す
る書き込み先アドレスを、上記アドレスレジスタに書き
込むだけで、該メモリアクセスの終了時、該メモリアク
セスでフェッチされたデータは、上記ポート番号に基づ
いて、上記アドレスレジスタをアクセスし、該データを
書き込むべきバッファメモリのアドレスを認識して、当
８亥フェッチデータを上記バッファメモリの該アドレス
の領域から書き込むようにしたものである。
メモリをアクセスすることができる複数のポートを備え
た装置において、該メモリからのフェッチデータを格納
する大容量のバッファメモリと、該バッファメモリに対
する書き込み先アドレスを、該プロセッサが記憶させる
ことができるアドレスレジスタとを備えることにより、
該プロセッサ（ＭＰ）がメモリアクセスを行う時、アク
セスポート番号に対応して、上記バッファメモリに対す
る書き込み先アドレスを、上記アドレスレジスタに書き
込むだけで、該メモリアクセスの終了時、該メモリアク
セスでフェッチされたデータは、上記ポート番号に基づ
いて、上記アドレスレジスタをアクセスし、該データを
書き込むべきバッファメモリのアドレスを認識して、当
８亥フェッチデータを上記バッファメモリの該アドレス
の領域から書き込むようにしたものである。
本発明はプロセッサ（ＭＰ）によるアクセスに基づいて
、同時にメモリをアクセスすることができる複数のポー
ト（Ａ−Ｄ）と、該メモリからのフェッチデータを格納
するバッファメモリを具備した装置におけるメモリアク
セス方式に関する。
、同時にメモリをアクセスすることができる複数のポー
ト（Ａ−Ｄ）と、該メモリからのフェッチデータを格納
するバッファメモリを具備した装置におけるメモリアク
セス方式に関する。
最近の計算機システムの普及に伴って、処理すべきデー
タテが増加しており、データ処理の効率的な実行が要求
されるようになっている。
タテが増加しており、データ処理の効率的な実行が要求
されるようになっている。
然して、最近の半導体技術の著しい進歩に伴って、プロ
セッサ（ＭＰ）の高速化が図られているが、一方ではメ
モリの大容量化も図られている為、該プロセッサからの
メモリアクセスに対する負担が重くなる動向にある。
セッサ（ＭＰ）の高速化が図られているが、一方ではメ
モリの大容量化も図られている為、該プロセッサからの
メモリアクセスに対する負担が重くなる動向にある。
特に、複数個の装置を持ち、それぞれにおいて、同時に
メモリをアクセスすることができる複数個のメモリアク
セスポートを備えた計算機システムにおいては、ある装
置が実行する特定のジョブが該複数個のポートの内、空
いているポートを使用してメモリアクセスを行おうとし
ても、全ポートがビジーであると、他のジョブが要求し
たメモリアクセスに対して該ポートに格納されているフ
ェッチデータを取り込んでから、該新たなメモリアクセ
スを行なわねばならず、又バッファリング容量がポート
の数によって制限されるような場合、上記アクセス頻度
が増加して、当該プロセッサ（ＭＰ）でのオーバヘッド
が増加する問題がある。
メモリをアクセスすることができる複数個のメモリアク
セスポートを備えた計算機システムにおいては、ある装
置が実行する特定のジョブが該複数個のポートの内、空
いているポートを使用してメモリアクセスを行おうとし
ても、全ポートがビジーであると、他のジョブが要求し
たメモリアクセスに対して該ポートに格納されているフ
ェッチデータを取り込んでから、該新たなメモリアクセ
スを行なわねばならず、又バッファリング容量がポート
の数によって制限されるような場合、上記アクセス頻度
が増加して、当該プロセッサ（ＭＰ）でのオーバヘッド
が増加する問題がある。
又、複数個の装置、或いは、複数個のポートから同時に
メモリアクセスが行われると、それぞれのメモリアクセ
スに対して応答の順序性が保障されない為、特定のジョ
ブに対して、該アクセスポートを固定できない問題があ
る。
メモリアクセスが行われると、それぞれのメモリアクセ
スに対して応答の順序性が保障されない為、特定のジョ
ブに対して、該アクセスポートを固定できない問題があ
る。
こうような事情から、複数個のメモリアクセスポートを
備えた計算機システムにおいても、効果的にメモリに対
するフェッチアクセスができる方式が待たれるようにな
ってきた。
備えた計算機システムにおいても、効果的にメモリに対
するフェッチアクセスができる方式が待たれるようにな
ってきた。
第２図は従来のメモリアクセス方式を説明する図である
。
。
先ず、当該装置のプロセッサ（ＭＰ） １からメモリア
クセス要求を送出すると、図示していないポート制御部
において、空きポートの番号を検索し、該プロセッサ（
ＭＰ） １に該ポート番号を返送する。
クセス要求を送出すると、図示していないポート制御部
において、空きポートの番号を検索し、該プロセッサ（
ＭＰ） １に該ポート番号を返送する。
該プロセッサ（ＭＰ） １は、該受信したポート番号に
基づいて、セレクタ（ＳＥＬ） ５０を制御しメモリア
クセスを行うと、メモリアクセス情報（例えば、データ
、アドレス、コマンド、等）が当＝亥ポートに設定され
、メモリ要求制御部（ＭＲＣ） ３１を起動する。
基づいて、セレクタ（ＳＥＬ） ５０を制御しメモリア
クセスを行うと、メモリアクセス情報（例えば、データ
、アドレス、コマンド、等）が当＝亥ポートに設定され
、メモリ要求制御部（ＭＲＣ） ３１を起動する。
酸メモリ要求制御部（ＭＲＣ） ３１においては、該メ
モリアクセス情報に、メモリアクセス要求番号（ＩＤ）
を付加して、メモリ制御ユニット（ＭＣＵ） ３ ニ送
出し、図示していない主記憶装置（メモリ）をアクセス
する。
モリアクセス情報に、メモリアクセス要求番号（ＩＤ）
を付加して、メモリ制御ユニット（ＭＣＵ） ３ ニ送
出し、図示していない主記憶装置（メモリ）をアクセス
する。
該主記憶装Ｗ（メモリ）から、上記メモリアクセス要求
番号（１０）と共に該フェッチデータが返送されてくる
と、メモリ要求制御部（ＭＲＣ） ３１においては、該
メモリアクセス要求番号（ＩＤ）に基づいて、アクセス
要求元のポート番号を認識し、当該ポート（Ａ−Ｄ）２
内に設けられている固定容量のバッファメモリにフェッ
チデータを格納する。
番号（１０）と共に該フェッチデータが返送されてくる
と、メモリ要求制御部（ＭＲＣ） ３１においては、該
メモリアクセス要求番号（ＩＤ）に基づいて、アクセス
要求元のポート番号を認識し、当該ポート（Ａ−Ｄ）２
内に設けられている固定容量のバッファメモリにフェッ
チデータを格納する。
その後、該フェッチデータはセレクタ（ＳＥＬ） ５１
を通して、特定の書き込みタイミング（ＷＴ）において
プロセッサ（ＭＰ） １に転送される。
を通して、特定の書き込みタイミング（ＷＴ）において
プロセッサ（ＭＰ） １に転送される。
従って、従来方式においては、プロセッサ（ＭＰ）１か
らのメモリアクセスに対して、８亥メモリアクセスに対
応したフェッチデータの格納場所は、当該プロセッサ（
ＭＰ） １がメモリアクセスを行う時に選択したポート
（Ａ−Ｄ） ２に対してのみ格納される為、当該プロセ
ッサ（ＭＰ） １が該データを取り込む為には、該メモ
リアクセスを行った時のポート番号を知っている必要が
あった。
らのメモリアクセスに対して、８亥メモリアクセスに対
応したフェッチデータの格納場所は、当該プロセッサ（
ＭＰ） １がメモリアクセスを行う時に選択したポート
（Ａ−Ｄ） ２に対してのみ格納される為、当該プロセ
ッサ（ＭＰ） １が該データを取り込む為には、該メモ
リアクセスを行った時のポート番号を知っている必要が
あった。
又、各プロセッサ（ＭＰ） １に対して設けられている
メモリアクセスポート（Ａ−Ｄ）２の数が限られている
為、各プロセッサ（ＭＰ） １からのメモリアクセスに
対して、最大各ポート（Ａ−Ｄ）２に設けられている固
定容量のバッファ領域骨しかフェッチデータのバッファ
リングができないことになり、あるジョブからのフェッ
チデータが多くて、直ぐ新たなメモリアクセス要求が発
生しても、各ポー）（Ａ〜Ｄ） ２がビジーの状態であ
ると、各ポートに格納されているフェッチデータを、各
ジョブに取り込ませる必要があり、該プロセッサ（ＭＰ
） １でのオーバヘッドが増加する問題があった。
メモリアクセスポート（Ａ−Ｄ）２の数が限られている
為、各プロセッサ（ＭＰ） １からのメモリアクセスに
対して、最大各ポート（Ａ−Ｄ）２に設けられている固
定容量のバッファ領域骨しかフェッチデータのバッファ
リングができないことになり、あるジョブからのフェッ
チデータが多くて、直ぐ新たなメモリアクセス要求が発
生しても、各ポー）（Ａ〜Ｄ） ２がビジーの状態であ
ると、各ポートに格納されているフェッチデータを、各
ジョブに取り込ませる必要があり、該プロセッサ（ＭＰ
） １でのオーバヘッドが増加する問題があった。
又、上記、メモリアクセスポート（八〜Ｄ） ２は、例
えば、プロセッサ（ＭＰ） １で実行される複数のジョ
ブで共有される為、あるジョブにおいて空きポートを捕
捉しようとした時、必ずしも同じポートを捕捉できると
は限らない事になり、プロセッサ（ＭＰ） １で実行さ
れる特定のジョブに着目した時、捕捉されるポートが特
定できないと云う問題が有った。
えば、プロセッサ（ＭＰ） １で実行される複数のジョ
ブで共有される為、あるジョブにおいて空きポートを捕
捉しようとした時、必ずしも同じポートを捕捉できると
は限らない事になり、プロセッサ（ＭＰ） １で実行さ
れる特定のジョブに着目した時、捕捉されるポートが特
定できないと云う問題が有った。
更に、当該計算機システムにおいては、複数個の装置か
らメモリがアクセスされている為、各プロセッサ（肝）
■が実行する特定のジョブからのメモリアクセスに対し
て、応答の順序性が保障せれない問題があり、このこと
からも各プロセッサ（ＭＰ）における特定のジョブに着
目した時、捕捉できるポートが特定できなくなると云う
問題があった。
らメモリがアクセスされている為、各プロセッサ（肝）
■が実行する特定のジョブからのメモリアクセスに対し
て、応答の順序性が保障せれない問題があり、このこと
からも各プロセッサ（ＭＰ）における特定のジョブに着
目した時、捕捉できるポートが特定できなくなると云う
問題があった。
これは、プロセッサのメモリアクセスに対する負担を重
くすることになる。
くすることになる。
本発明は上記従来の欠点に鑑み、複数個のメモリアクセ
スポートを備えた装置において、フェッチデータの格納
場所を、上記ポートに対してフローティングにして、メ
モリアクセスに対する応答の順序性を保障しないメモリ
システムを使用した時のプロセッサ（ＭＰ）の性能を向
上させる方法を提供することを目的とするものである。
スポートを備えた装置において、フェッチデータの格納
場所を、上記ポートに対してフローティングにして、メ
モリアクセスに対する応答の順序性を保障しないメモリ
システムを使用した時のプロセッサ（ＭＰ）の性能を向
上させる方法を提供することを目的とするものである。
本発明においては、プロセッサ（ＭＰ） １によるアク
セスに基づいて、同時にメモリをアクセスすることがで
きるボー）（Ａ−Ｄ）２を備えた装置において、メモリ
からのフェッチデータを格納するバッファメモリ（４２
）と、該フェッチデータの上記バッファメモリ（４２）
に対する書き込み先アドレスを、プロセッサ（ＭＰ）
１から、上記ポート（Ａ−Ｄ）２単位に記憶することが
できるアドレスレジスタ４１とを設け、上記プロセッサ
（ＭＰ） １からのメモリアクセス要求に基づく、該メ
モリアクセスの終了時点において、メモリ要求制御部（
ＭＲＣ） ３１から送出された、上記ポート（Ａ−Ｄ）
２に対応したポート番号（ＣＰＮ０）によりアクセスさ
れたアドレスレジスタ４１の内容が指定する領域から、
予め定められた量の該フェッチデータを格納するように
構成する。
セスに基づいて、同時にメモリをアクセスすることがで
きるボー）（Ａ−Ｄ）２を備えた装置において、メモリ
からのフェッチデータを格納するバッファメモリ（４２
）と、該フェッチデータの上記バッファメモリ（４２）
に対する書き込み先アドレスを、プロセッサ（ＭＰ）
１から、上記ポート（Ａ−Ｄ）２単位に記憶することが
できるアドレスレジスタ４１とを設け、上記プロセッサ
（ＭＰ） １からのメモリアクセス要求に基づく、該メ
モリアクセスの終了時点において、メモリ要求制御部（
ＭＲＣ） ３１から送出された、上記ポート（Ａ−Ｄ）
２に対応したポート番号（ＣＰＮ０）によりアクセスさ
れたアドレスレジスタ４１の内容が指定する領域から、
予め定められた量の該フェッチデータを格納するように
構成する。
即ち、本発明によれば、プロセッサ（ＭＰ）によるアク
セスに基づいて、同時にメモリをアクセスすることがで
きる複数のポート番備えた装置において、該メモリから
のフェッチデータを格納する大容量のバッファメモリと
、該バッファメモリに対する書き込み先アドレスを、該
プロセッサが記憶させることができるアドレスレジスタ
とを備えることにより、該プロセッサ（ＭＰ）がメモリ
アクセスを行う時、アクセスポート番号に対応して、上
記バッファメモリに対する書き込み先アドレスを、上記
アドレスレジスタに書き込むだけで、該メモリアクセス
の終了時、該メモリアクセスでフェッチされたデータは
、上記ポート番号に基づいて、上記アドレスレジスタを
アクセスし、該データを書き込むべきバッファメモリの
アドレスを認識して、当８亥フエフチデータを上記バッ
ファメモリの該アドレスの領域から書き込むようにした
ものであるので、フェッチデータの格納場所を、ポート
に対してフローティングにすることができ、プロセッサ
（ＭＰ）からのメモリアクセスに対する応答の順序性を
保障しないメモリシステムを使用した時のプロセッサ（
ＭＰ）の性能を向上させることができる効果がある。
セスに基づいて、同時にメモリをアクセスすることがで
きる複数のポート番備えた装置において、該メモリから
のフェッチデータを格納する大容量のバッファメモリと
、該バッファメモリに対する書き込み先アドレスを、該
プロセッサが記憶させることができるアドレスレジスタ
とを備えることにより、該プロセッサ（ＭＰ）がメモリ
アクセスを行う時、アクセスポート番号に対応して、上
記バッファメモリに対する書き込み先アドレスを、上記
アドレスレジスタに書き込むだけで、該メモリアクセス
の終了時、該メモリアクセスでフェッチされたデータは
、上記ポート番号に基づいて、上記アドレスレジスタを
アクセスし、該データを書き込むべきバッファメモリの
アドレスを認識して、当８亥フエフチデータを上記バッ
ファメモリの該アドレスの領域から書き込むようにした
ものであるので、フェッチデータの格納場所を、ポート
に対してフローティングにすることができ、プロセッサ
（ＭＰ）からのメモリアクセスに対する応答の順序性を
保障しないメモリシステムを使用した時のプロセッサ（
ＭＰ）の性能を向上させることができる効果がある。
以下本発明の実施例を図面によって詳述する。
第１図におい°て、第２図と同じ符号は同じ対象物を示
し、アドレスレジスタ４１．バッファメモリ ４２とそ
の関連機構が本発明を実施するのに必要な機能ブロック
である。
し、アドレスレジスタ４１．バッファメモリ ４２とそ
の関連機構が本発明を実施するのに必要な機能ブロック
である。
先ず、プロセッサ（ＭＰ） １から空きポート（Ａ−Ｄ
）２を通してメモリアクセスを行う場合、ポート番号が
ポート番号レジスタ（ＲＱＰＮ） ６０にセットされた
、そのポート番号によって、アドレスレジスタ４１がア
クセスされ、当該ポート（Ａ〜Ｄ） ２に対応する領域
に、フェッチデータを格納すべきアドレスを書き込むと
共に、セレクタ（ＳＥＬ） ５０を上記ポート番号レジ
スタ（ＲＱＰＮ） ６０の出力で制御して、当工亥ポー
ト（Ａ〜Ｄ） ２にメモリアクセス情幸１（データ。
）２を通してメモリアクセスを行う場合、ポート番号が
ポート番号レジスタ（ＲＱＰＮ） ６０にセットされた
、そのポート番号によって、アドレスレジスタ４１がア
クセスされ、当該ポート（Ａ〜Ｄ） ２に対応する領域
に、フェッチデータを格納すべきアドレスを書き込むと
共に、セレクタ（ＳＥＬ） ５０を上記ポート番号レジ
スタ（ＲＱＰＮ） ６０の出力で制御して、当工亥ポー
ト（Ａ〜Ｄ） ２にメモリアクセス情幸１（データ。
アドレス、コマンド等）を格納し、メモリ要求制御部（
ＭＲＣ） ３１を起動する。上記コマンドによって、例
えば、ｌメモリアクセスにおけるフェッチデータ量が決
まる。
ＭＲＣ） ３１を起動する。上記コマンドによって、例
えば、ｌメモリアクセスにおけるフェッチデータ量が決
まる。
メモリ要求制御部（ＭＲＣ） ３１においては、各ポー
ト（Ａ〜Ｄ）２からのメモリアクセス要求を認識すると
、当８亥メモリアクセスに対して、メモリアクセス要求
番号（ＩＤ）を付加し、メモリ制御ユニット（門Ｃ０）
３に送出する。
ト（Ａ〜Ｄ）２からのメモリアクセス要求を認識すると
、当８亥メモリアクセスに対して、メモリアクセス要求
番号（ＩＤ）を付加し、メモリ制御ユニット（門Ｃ０）
３に送出する。
メモリ制御ユニット（ＭＣＵ） ３においては、他の装
置、例えばチャネル装置等からのメモリアクセスとの競
合制御を行った後、上記プロセッサ（ＭＰ）ｌからのメ
モリアクセスを選択すると、図示していない主記憶装置
（メモリ）をアクセスし、該メモリアクセス要求番号く
１口）と共に返送されてきたフェッチデータが、前述の
メモリ要求制御部（ＭＲＣ）３１に返送される。
置、例えばチャネル装置等からのメモリアクセスとの競
合制御を行った後、上記プロセッサ（ＭＰ）ｌからのメ
モリアクセスを選択すると、図示していない主記憶装置
（メモリ）をアクセスし、該メモリアクセス要求番号く
１口）と共に返送されてきたフェッチデータが、前述の
メモリ要求制御部（ＭＲＣ）３１に返送される。
メモリ要求制御部（ＭＲＣ） ３１において、当該メモ
リアクセス要求番号（ＩＤ）に対応したポート番号（Ｃ
ＰＮ０）を認識すると、該ポート（Ａ−Ｄ）２に上記フ
ェッチデータを格納すると共に、該ポート番号（ＣＰＮ
０）に基づいて、アドレスレジスタ４１をアクセスする
ことにより、当該ポート（Ａ−Ｄ）２に対応するバッフ
ァメモリ４２におけるフェッチデータ書き込みアドレス
が読み出され、該アドレスに基づいて、バッファメモリ
４２がアクセスされる。
リアクセス要求番号（ＩＤ）に対応したポート番号（Ｃ
ＰＮ０）を認識すると、該ポート（Ａ−Ｄ）２に上記フ
ェッチデータを格納すると共に、該ポート番号（ＣＰＮ
０）に基づいて、アドレスレジスタ４１をアクセスする
ことにより、当該ポート（Ａ−Ｄ）２に対応するバッフ
ァメモリ４２におけるフェッチデータ書き込みアドレス
が読み出され、該アドレスに基づいて、バッファメモリ
４２がアクセスされる。
この時、上記ポート番号（ＣＰＮ０）によって、セレク
タ（ＳＥＬ） ５１が制御°され、当該ポート（八〜Ｄ
） ２を選択すると、前述のフェッチデータが特定の書
き込みタイミング（ＷＴ）で読み出され、バッファメモ
リ４２の上記書き込みアドレスから、前述のコマンドに
よって決まる予め定められたデータ量が格納される。
タ（ＳＥＬ） ５１が制御°され、当該ポート（八〜Ｄ
） ２を選択すると、前述のフェッチデータが特定の書
き込みタイミング（ＷＴ）で読み出され、バッファメモ
リ４２の上記書き込みアドレスから、前述のコマンドに
よって決まる予め定められたデータ量が格納される。
従って、プロセッサ（ＭＰ） １においては、図示の如
く、メモリアクセスを行う時、自分で指定したバッファ
メモリアドレスで、当該フェッチデータを、該バッファ
メモリ ４２から読み出すことができるので、従来方式
のようにポート番号を意識する必要がなくなり、メモリ
アクセスに対する負担を軽くすることができる。
く、メモリアクセスを行う時、自分で指定したバッファ
メモリアドレスで、当該フェッチデータを、該バッファ
メモリ ４２から読み出すことができるので、従来方式
のようにポート番号を意識する必要がなくなり、メモリ
アクセスに対する負担を軽くすることができる。
又、上記バッファメモリ４２の容量を増大させることに
より、プロセッサ（ＭＰ） １が実行している各ジョブ
が必要とするフェッチデータのバッファリングの量を増
大させることができので、メモリアクセス要求の頻度が
少な（なり、当該プロセッサ（ＭＰ） １の性能を向上
させることができる。
より、プロセッサ（ＭＰ） １が実行している各ジョブ
が必要とするフェッチデータのバッファリングの量を増
大させることができので、メモリアクセス要求の頻度が
少な（なり、当該プロセッサ（ＭＰ） １の性能を向上
させることができる。
このように、本発明においては、複数個のメモリアクセ
スポートを備えた装置において、メモリアクセスを行う
時、空きポートを捕捉すると、該ポート番号に基づいて
、自分が使用したいバッファメモリのアドレスをアドレ
スレジスタに書き込むことにより、以降でのフェッチデ
ータの読み出しは、上記ポート番号に関係なく、上記バ
ッファメモリのアドレスで可能とするようにした所に特
徴がある。
スポートを備えた装置において、メモリアクセスを行う
時、空きポートを捕捉すると、該ポート番号に基づいて
、自分が使用したいバッファメモリのアドレスをアドレ
スレジスタに書き込むことにより、以降でのフェッチデ
ータの読み出しは、上記ポート番号に関係なく、上記バ
ッファメモリのアドレスで可能とするようにした所に特
徴がある。
以上、詳細に説明したように、本発明のメモリアクセス
方式は、プロセッサ（ＭＰ）によるアクセスに基づいて
、同時にメモリをアクセスすることができる複数のポー
トを備えた装置において、該メモリからのフェッチデー
タを格納する大容量のバッファメモリと、該バッファメ
モリに対する書き込み先アドレスを、該プロセッサが記
憶させることができるアドレスレジスタとを備えること
によリ、該プロセッサ（ＭＰ）がメモリアクセスを行う
時、アクセスポート番号に対応して、上記バッファメモ
リに対する書き込み先アドレスを、上記アドレスレジス
タに書き込むだけで、該メモリアクセスの終了時、該メ
モリアクセスでフェッチされたデータは、上記ポート番
号に基づいて、上記アドレスレジスタをアクセスし、該
データを書き込むべきへ′ソファメモリのアドレスを認
識して、当該フェッチデータを上記バッファメモリの該
アドレスの領域から書き込むようにしたものであるので
、フェッチデータの格納場所を、ポートに対してフロー
ティングにすることができ、プロセッサ（ＭＰ）からの
メモリアクセスに対する応答の順序性を保障しないメモ
リシステムを使用した時のプロセッサ（Ｍｒ’）の性能
を向上させることができる効果がある。
方式は、プロセッサ（ＭＰ）によるアクセスに基づいて
、同時にメモリをアクセスすることができる複数のポー
トを備えた装置において、該メモリからのフェッチデー
タを格納する大容量のバッファメモリと、該バッファメ
モリに対する書き込み先アドレスを、該プロセッサが記
憶させることができるアドレスレジスタとを備えること
によリ、該プロセッサ（ＭＰ）がメモリアクセスを行う
時、アクセスポート番号に対応して、上記バッファメモ
リに対する書き込み先アドレスを、上記アドレスレジス
タに書き込むだけで、該メモリアクセスの終了時、該メ
モリアクセスでフェッチされたデータは、上記ポート番
号に基づいて、上記アドレスレジスタをアクセスし、該
データを書き込むべきへ′ソファメモリのアドレスを認
識して、当該フェッチデータを上記バッファメモリの該
アドレスの領域から書き込むようにしたものであるので
、フェッチデータの格納場所を、ポートに対してフロー
ティングにすることができ、プロセッサ（ＭＰ）からの
メモリアクセスに対する応答の順序性を保障しないメモ
リシステムを使用した時のプロセッサ（Ｍｒ’）の性能
を向上させることができる効果がある。
第１図は本発明の一実施例をブロック図で示した図。
第２図は従来のメモリアクセス方式を説明する図である
。 図面において、 １はプロセッサ（ＭＰ）、 ２はポート（Ａ−Ｄ）。 ３はメモリ制御ユニット（ＭＣＵ） 。 ３１はメモリ要求制御部（ＭＲＣ） 。 ４１はアドレスレジスタ、４２はバッファメモリ。 ５０．５１はセレクタ（ＳＥＬ）。 をそれぞれ示す。
。 図面において、 １はプロセッサ（ＭＰ）、 ２はポート（Ａ−Ｄ）。 ３はメモリ制御ユニット（ＭＣＵ） 。 ３１はメモリ要求制御部（ＭＲＣ） 。 ４１はアドレスレジスタ、４２はバッファメモリ。 ５０．５１はセレクタ（ＳＥＬ）。 をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 プロセッサ（ＭＰ）（１）によるアクセスに基づいて、
同時にメモリをアクセスすることができる複数のポート
（Ａ〜Ｄ）（２）を備えた装置において、該メモリから
のフェッチデータを格納するバッファメモリ（４２）と
、 該フェッチデータの上記バッファメモリ（４２）への書
き込み先アドレスを、上記プロセッサ（ＭＰ）（１）か
ら上記ポート（Ａ〜Ｄ）（２）単位に記憶させることが
できるアドレスレジスタ（４１）とを備え、上記プロセ
ッサ（ＭＰ）（１）からのメモリ要求に基づく該メモリ
アクセスの終了時点において、上記バッファメモリ（４
２）への、上記フェッチデータの書き込みは、上記ポー
ト（Ａ〜Ｄ）（２）に対応したポート番号（ＣＰＮ０）
により指定された上記アドレスレジスタ（４１）の内容
に従って決定されるようにしたことを特徴とするメモリ
アクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17211185A JPS6232551A (ja) | 1985-08-05 | 1985-08-05 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17211185A JPS6232551A (ja) | 1985-08-05 | 1985-08-05 | メモリアクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6232551A true JPS6232551A (ja) | 1987-02-12 |
| JPH0415490B2 JPH0415490B2 (ja) | 1992-03-18 |
Family
ID=15935756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17211185A Granted JPS6232551A (ja) | 1985-08-05 | 1985-08-05 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232551A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283147A (ja) * | 1989-09-29 | 1991-12-13 | Seagate Technol Internatl | ディスク上の変換器の位置信号復調方法及び装置 |
-
1985
- 1985-08-05 JP JP17211185A patent/JPS6232551A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283147A (ja) * | 1989-09-29 | 1991-12-13 | Seagate Technol Internatl | ディスク上の変換器の位置信号復調方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0415490B2 (ja) | 1992-03-18 |
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