JPS60103731A - 制御発振回路 - Google Patents
制御発振回路Info
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- JPS60103731A JPS60103731A JP59216457A JP21645784A JPS60103731A JP S60103731 A JPS60103731 A JP S60103731A JP 59216457 A JP59216457 A JP 59216457A JP 21645784 A JP21645784 A JP 21645784A JP S60103731 A JPS60103731 A JP S60103731A
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- 230000010363 phase shift Effects 0.000 claims description 2
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- 230000003287 optical effect Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L5/00—Automatic control of voltage, current, or power
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
- H03L7/0993—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider and a circuit for adding and deleting pulses
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は制御信号受信用の入力端子及びクロック信号供
給用の出力端子を有している制御発振回路に関するもの
である。
給用の出力端子を有している制御発振回路に関するもの
である。
斯種の発振器は特に位相ロックループに用いられる。記
録担体、特に°“フンパクトーディスクディジタルオー
ディオ′°用の光学的に読取り可能な記録担体からのデ
ィジタル情報を再生するような用途の場合には、発振器
を再生信号のチャネルビット周波数にロックさせる必要
があり、しかもその発振器が上記チャネルビット周波数
の装動に十分速く、かつ正確な方法にて追従し得るよう
にする必要がある。回路コンポーネントの大規模集積化
にとっては斯かる制御発振回路の大部分をディジタル技
法で構成し得るようにするのが有利である。
録担体、特に°“フンパクトーディスクディジタルオー
ディオ′°用の光学的に読取り可能な記録担体からのデ
ィジタル情報を再生するような用途の場合には、発振器
を再生信号のチャネルビット周波数にロックさせる必要
があり、しかもその発振器が上記チャネルビット周波数
の装動に十分速く、かつ正確な方法にて追従し得るよう
にする必要がある。回路コンポーネントの大規模集積化
にとっては斯かる制御発振回路の大部分をディジタル技
法で構成し得るようにするのが有利である。
、本発明の目的は斯様な制御発振回路を提供することに
あり、制御信号受信用の入力端子及びクロック信号供給
用の出力端子を有している制御発振回路において、制御
信号を概算し得る多数の予定した単位の大きさに相当す
る信号及び制御信号と概算値との差の大きさに相当する
剰余信号を発生ずる丸め回路と；クロンク信号に同期す
る剰余信号を累算する累算器にあって、該累算剰余信号
が１単位以上となる際に前記丸め回路の出力信号を１単
位だけ補正せしめるようにする累算器と；発振回路の同
調を丸め回路の出力信号の関数として単位ステップで変
更させる同調制御回路；とを具えて成ることを特徴とす
る制御発振回路にある。
あり、制御信号受信用の入力端子及びクロック信号供給
用の出力端子を有している制御発振回路において、制御
信号を概算し得る多数の予定した単位の大きさに相当す
る信号及び制御信号と概算値との差の大きさに相当する
剰余信号を発生ずる丸め回路と；クロンク信号に同期す
る剰余信号を累算する累算器にあって、該累算剰余信号
が１単位以上となる際に前記丸め回路の出力信号を１単
位だけ補正せしめるようにする累算器と；発振回路の同
調を丸め回路の出力信号の関数として単位ステップで変
更させる同調制御回路；とを具えて成ることを特徴とす
る制御発振回路にある。
本発明の好適例によれば、同調制御回路を除数が可変の
除算器とし、該除数を丸め回路の出力信号に従って調整
する。
除算器とし、該除数を丸め回路の出力信号に従って調整
する。
さらに本発明の好適例によれば、同調制御回路に可変遅
延回路網を設ける。このようにすれば低周波、従って低
速ロジックを用いることができると云う利点がある。
延回路網を設ける。このようにすれば低周波、従って低
速ロジックを用いることができると云う利点がある。
、さらに本発明の他の好適例では、前記可変遅延回路網
を遅延時間がτのｎ個の多数の遅延回路網で構成し、こ
れらの遅延回路網を固定周波数ｆ。
を遅延時間がτのｎ個の多数の遅延回路網で構成し、こ
れらの遅延回路網を固定周波数ｆ。
で作動する発振器の出方回路に直列に配置し、（ｎ＋１
）τを周波数がｆ。の１周期に等しくし、かつクロック
信号供給用の前記出方端子を前記丸め回路の出力信号の
関数としての遅延回路網の出力端子に接続して、最終遅
延回路網の出方端子から最初の遅延回路網の入力端子へ
の切換えを可能とする。
）τを周波数がｆ。の１周期に等しくし、かつクロック
信号供給用の前記出方端子を前記丸め回路の出力信号の
関数としての遅延回路網の出力端子に接続して、最終遅
延回路網の出方端子から最初の遅延回路網の入力端子へ
の切換えを可能とする。
厳格な正しい諸要求に従わない遅延回路の使用を可能と
するために、本発明のざらに他の好適例によれば一連の
遅延回路網の２点における信号の位相を比較する位相比
較回路を設け、該位相比較回路によって遅延回路網を調
整し得るようにして、周波数ｆ。での遅延時間τに相当
する位相偏移がａａｏ／（ｎ＋１）０となるようＱこす
る。
するために、本発明のざらに他の好適例によれば一連の
遅延回路網の２点における信号の位相を比較する位相比
較回路を設け、該位相比較回路によって遅延回路網を調
整し得るようにして、周波数ｆ。での遅延時間τに相当
する位相偏移がａａｏ／（ｎ＋１）０となるようＱこす
る。
位相比較を簡単に行なえるよう０こするには、遅延時間
がτの追加の遅延回路網を前記一連のｎ個の遅延回路網
に直列に配置し、位相比較回路にょ・つてｎ＋１個の全
部の遅延回路網の全位相変動分を制御して、該変動部分
が８６０°に等しくなるようにするのが有利である。
がτの追加の遅延回路網を前記一連のｎ個の遅延回路網
に直列に配置し、位相比較回路にょ・つてｎ＋１個の全
部の遅延回路網の全位相変動分を制御して、該変動部分
が８６０°に等しくなるようにするのが有利である。
さらに本発明の好適例によれば、（ｎ＋１．）位置スイ
ッチを設け、該スイッチの（ｎ＋１）個の入力端子を遅
延回路網の（ｎ＋１）個の端子に循環順序で接続し、前
記遅延回路網の（ｎ＋１）個の端子をｎ個の遅延回路網
の内の最初の遅延回路網と、ｎ個の遅延回路網すべての
出力端子に循環順序で接続し、該遅延回路網の出力端子
を制御発振回路の出力端子に接続し、かつ前記丸め回路
の出力信号によってｎ＋ｉ個の計数位置を有するカウン
タを介して前記スイッチを制御し、該カウンタを巡回的
に作動させ、該カウンタの計数値によってｎ＋１個の端
子の内のどの端子が前記スイッチによって制御発振回路
の出力端子Ｑこ接続されるのかを決定するようにする。
ッチを設け、該スイッチの（ｎ＋１）個の入力端子を遅
延回路網の（ｎ＋１）個の端子に循環順序で接続し、前
記遅延回路網の（ｎ＋１）個の端子をｎ個の遅延回路網
の内の最初の遅延回路網と、ｎ個の遅延回路網すべての
出力端子に循環順序で接続し、該遅延回路網の出力端子
を制御発振回路の出力端子に接続し、かつ前記丸め回路
の出力信号によってｎ＋ｉ個の計数位置を有するカウン
タを介して前記スイッチを制御し、該カウンタを巡回的
に作動させ、該カウンタの計数値によってｎ＋１個の端
子の内のどの端子が前記スイッチによって制御発振回路
の出力端子Ｑこ接続されるのかを決定するようにする。
以下図面につき本発明を説明する。
第１図は本発明による手段を適用し得る装置の一例を示
すブロック線図である。この第１図には・ディスク状の
記録担体１を断面図をもって示しである。斯かる記録担
体ｌは基板２を具えており、この基板にはピット３と中
−開領域４とから成るトラック構体を形成する。この浮
彫り形式のトラック構体には反射層５及び透明体設層６
を被着する。
すブロック線図である。この第１図には・ディスク状の
記録担体１を断面図をもって示しである。斯かる記録担
体ｌは基板２を具えており、この基板にはピット３と中
−開領域４とから成るトラック構体を形成する。この浮
彫り形式のトラック構体には反射層５及び透明体設層６
を被着する。
浮彫り形式のトラック’ｊ：’を体に含まれる情報は、
レーザ７により発生させたレーザビームをレンズ系８を
介してトラック上に集束させて投射し、反射ビームを半
透明ミラー９及びビームスプリッタ−１０を介して一列
に配列した４個の光学検出器１１ａ、ｌｌｂ、ｌｌｃ及
び１１ｄＧＣ投射シテ読取られる。これらの光検出器１
１ａ〜ｌｌｄにより供給される電流は電流−？ｆｆ圧変
換器１２により信号電圧Ｖ０． Ｖ２． Ｖ８及びＶ、
に変換される。
レーザ７により発生させたレーザビームをレンズ系８を
介してトラック上に集束させて投射し、反射ビームを半
透明ミラー９及びビームスプリッタ−１０を介して一列
に配列した４個の光学検出器１１ａ、ｌｌｂ、ｌｌｃ及
び１１ｄＧＣ投射シテ読取られる。これらの光検出器１
１ａ〜ｌｌｄにより供給される電流は電流−？ｆｆ圧変
換器１２により信号電圧Ｖ０． Ｖ２． Ｖ８及びＶ、
に変換される。
トラック構体の情報を正しく読取るには、レンズ糸８の
フォーカシングをフォーカシング制御信号ＦＥ’＋こよ
り成る方法（図示せず）にて制御する。
フォーカシングをフォーカシング制御信号ＦＥ’＋こよ
り成る方法（図示せず）にて制御する。
半径方向のトラッキングに対しては、レーザビームＯこ
よって形成されるスポットの半径方向の位置を半径方向
制御信号ＲＥ’によって１むυ御する。これ・は微制御
系であり、粗制御は制御信号ＯＥ’の命令下で光学系７
．８，９，１０．１１の全体を半径方向に動かすことに
より行なうことができる。
よって形成されるスポットの半径方向の位置を半径方向
制御信号ＲＥ’によって１むυ御する。これ・は微制御
系であり、粗制御は制御信号ＯＥ’の命令下で光学系７
．８，９，１０．１１の全体を半径方向に動かすことに
より行なうことができる。
上記各制御信号ＧＥ’ ｉ ＲＥ／及びＦＥ／は信号電
圧Ｖｌ ＋ ’Ｖ２ ＋ Ｖａ及びＶ、から取出される
。高周波データ信号を再生するのに必要な和信号Ｖ□十
ｖ２十ｖ８＋ ｖ、以外に、信号ＦＥ’用ニハ信号（Ｖ
□−１４，）−（ｖ２＋ｖ８）が必要であり、信号ＯＦ
’及び信号ＲＥ＃Ｊニハ信号（Ｖ、 ＋Ｖ２） −（Ｖ
８＋Ｖ、 ）が必要である。これらの制御信号はいずれ
も信号電圧Ｖ工＋、 ｖ２． Ｖ８及び■、を合成する
ことにより得られる３つの信号Ａ’ 、 Ｂ’及びＣｌ
から取出すことができる。本例ではこれらの信号をつぎ
のように関係づける。即ち、 Ａ／ −Ｖ、 十Ｖ２ Ｂ／ −Ｖ３＋ Ｖ。
圧Ｖｌ ＋ ’Ｖ２ ＋ Ｖａ及びＶ、から取出される
。高周波データ信号を再生するのに必要な和信号Ｖ□十
ｖ２十ｖ８＋ ｖ、以外に、信号ＦＥ’用ニハ信号（Ｖ
□−１４，）−（ｖ２＋ｖ８）が必要であり、信号ＯＦ
’及び信号ＲＥ＃Ｊニハ信号（Ｖ、 ＋Ｖ２） −（Ｖ
８＋Ｖ、 ）が必要である。これらの制御信号はいずれ
も信号電圧Ｖ工＋、 ｖ２． Ｖ８及び■、を合成する
ことにより得られる３つの信号Ａ’ 、 Ｂ’及びＣｌ
から取出すことができる。本例ではこれらの信号をつぎ
のように関係づける。即ち、 Ａ／ −Ｖ、 十Ｖ２ Ｂ／ −Ｖ３＋ Ｖ。
ｃ’ −ｖ工＋Ｖ。
前述した信号Ｖ０． Ｖ２． Ｖ８及びｖ４の組合せは
マトリックス回路１８により得られる。斯様に信号・を
組合せれば、４つの信号の代りに３つの信号だけをディ
ジタル化すれば良いため、局部クロック周波数としては
４つの（ｉＪ号を順次ディジタル化する場合に用いられ
る周波数よりも低いクロック周波数を用いることができ
ると云う利点がある。このために、信号Ａ／ 、 Ｂｔ
及びＯ／をマルチプレクサ１４によって直列形態に変換
し、これらの信号をアナログ−ディジタル変換器１５に
てディジタル化し、ついでこれらのディジタル化した信
号をデマルチプレクサ１６により並列形態に再変換して
対応するディジタルザンブルＡ、Ｂ及びＣを得る。
マトリックス回路１８により得られる。斯様に信号・を
組合せれば、４つの信号の代りに３つの信号だけをディ
ジタル化すれば良いため、局部クロック周波数としては
４つの（ｉＪ号を順次ディジタル化する場合に用いられ
る周波数よりも低いクロック周波数を用いることができ
ると云う利点がある。このために、信号Ａ／ 、 Ｂｔ
及びＯ／をマルチプレクサ１４によって直列形態に変換
し、これらの信号をアナログ−ディジタル変換器１５に
てディジタル化し、ついでこれらのディジタル化した信
号をデマルチプレクサ１６により並列形態に再変換して
対応するディジタルザンブルＡ、Ｂ及びＣを得る。
マルチプレクサ１４、アナログ−ディジタル変換器１５
及びデマルチプレクサ１６はクロック信号発生回路１７
からクロック信号を受信する。クロック信号発生回路１
７は発振器１８の制御下にて正しい位相関係で所要のク
ロック信号を供給して、サンプルＡ、Ｂ及び０がデータ
信号のビット周波数と同期して供給されるようにする。
及びデマルチプレクサ１６はクロック信号発生回路１７
からクロック信号を受信する。クロック信号発生回路１
７は発振器１８の制御下にて正しい位相関係で所要のク
ロック信号を供給して、サンプルＡ、Ｂ及び０がデータ
信号のビット周波数と同期して供給されるようにする。
種々の制御信号・を発生させるためには、データ信号ス
ペクトルをできるだけ抑圧するのが重要で・ある。これ
はデータパターン（ビット及び中間領域）と同期するサ
ンプルを選択′することにより達成されるもめ、瞬時サ
ンプリング周波数はデータ信号の瞬時周波数に等しくな
るようにする。この目的のために、各ビット（８）及び
各中間領域（４）に対する１つのサンプルを各サンプル
Ａ。
ペクトルをできるだけ抑圧するのが重要で・ある。これ
はデータパターン（ビット及び中間領域）と同期するサ
ンプルを選択′することにより達成されるもめ、瞬時サ
ンプリング周波数はデータ信号の瞬時周波数に等しくな
るようにする。この目的のために、各ビット（８）及び
各中間領域（４）に対する１つのサンプルを各サンプル
Ａ。
Ｂ及びＣから選択し、かつ、読出しに係わる光学伝達関
数の影響（信号振幅値はビットに対して投射されるレー
ザビームの位置の関数となり、その振幅値はビットの縁
部に向って次第に低下する）を最小にするために、成る
特定数のクロック周期よりも長い、本例では５クロック
周期よりも長いビット及び中間領域に対するサンプルだ
けを取出すようにする。この目的のため、検出器１９（
これについては第２図につき後に詳述する。）を設け、
１つのビットで６番目のサンプルが検出される際に上記
検出器１９により出力端子２０にパルスを発生させ、１
つの中間領域で６番目のサンプルが検出される際に検出
器１９の出力端子２１にパルスを発生させる。検出器１
９は発振器１８か・らのりｐツク信号を入力端子２２に
て受信すると共に加算器２５により得られ、回路２４に
よって等化される信号ＡとＢのディジタル和信号を入力
端子２８にて受信する。
数の影響（信号振幅値はビットに対して投射されるレー
ザビームの位置の関数となり、その振幅値はビットの縁
部に向って次第に低下する）を最小にするために、成る
特定数のクロック周期よりも長い、本例では５クロック
周期よりも長いビット及び中間領域に対するサンプルだ
けを取出すようにする。この目的のため、検出器１９（
これについては第２図につき後に詳述する。）を設け、
１つのビットで６番目のサンプルが検出される際に上記
検出器１９により出力端子２０にパルスを発生させ、１
つの中間領域で６番目のサンプルが検出される際に検出
器１９の出力端子２１にパルスを発生させる。検出器１
９は発振器１８か・らのりｐツク信号を入力端子２２に
て受信すると共に加算器２５により得られ、回路２４に
よって等化される信号ＡとＢのディジタル和信号を入力
端子２８にて受信する。
サンプルＡ、Ｂ及びＣの各々は、それぞれ遅延回路網２
６．１７及び２８によって発振器１８の８クロック周期
（８τ）分だけ遅延され、ついでそれぞれ等仕儀２９．
８０及び８１によって等化され、つぎにそれぞれ保持回
路３２及び３３゜３４及び３５並びに８６に供給される
。保持回路３２．３４及び３６は検出器１９の出力端子
２１に現われる信号によってクロックされ、また、保持
回路３３及び３５は検出器１９の出力端子２０に現われ
る信号によってクロックされる。５クロック周期よりも
長い各中間領域を走査している期間中には、サンプ／Ｌ
／Ａ 、 Ｂ及びＣの各３番目のサンプルａ、ｂ及びＣ
が各保持回路３２．３４及び３６の出力端子８８．４０
及び４２にそれぞれ現われ、また、５クロック周期より
も長い各ビットを走査している期間中には、サンプルＡ
及びＢの、各３番目のサンプルｉ及びてが各保持回路８
８及び３５の出力端子８９及び４１に現われる。
６．１７及び２８によって発振器１８の８クロック周期
（８τ）分だけ遅延され、ついでそれぞれ等仕儀２９．
８０及び８１によって等化され、つぎにそれぞれ保持回
路３２及び３３゜３４及び３５並びに８６に供給される
。保持回路３２．３４及び３６は検出器１９の出力端子
２１に現われる信号によってクロックされ、また、保持
回路３３及び３５は検出器１９の出力端子２０に現われ
る信号によってクロックされる。５クロック周期よりも
長い各中間領域を走査している期間中には、サンプ／Ｌ
／Ａ 、 Ｂ及びＣの各３番目のサンプルａ、ｂ及びＣ
が各保持回路３２．３４及び３６の出力端子８８．４０
及び４２にそれぞれ現われ、また、５クロック周期より
も長い各ビットを走査している期間中には、サンプルＡ
及びＢの、各３番目のサンプルｉ及びてが各保持回路８
８及び３５の出力端子８９及び４１に現われる。
信号ａ、ａ、ｂ、ｂ及びＣは処理回路８７に供給され、
この処理回路は出力端子４．３ 、４４及び４５に信号
ＲＥ 、 ＯＥ及びＦＥをそれぞれ供給すると共にトラ
ックの消失を表わす信号ＴＬ 、信号のドロップ−アウ
トを示す信号ＤＯ１高周波データ信号のレベルが低過ぎ
ることを示す信号Ｉ（ＦＬ及びデータ信号処理するため
の判定レベルである信号ＳＬを出力端子４６．４７．４
８及び４９にそれぞれ供給する。信号ＲＥ 、 ＯＦ及
びＦＥはディジタル−アナログ変換器５０．５１及び５
２によってアナログ信号に変換され、ついでこれらの信
号は増幅器５，３．５４及び５５によって増幅されて、
フォーカシング及びトラッキング制御用のアナログ制御
信号ＲＥ／ 、 ＯＦ／及びＦＥ／となる。
この処理回路は出力端子４．３ 、４４及び４５に信号
ＲＥ 、 ＯＥ及びＦＥをそれぞれ供給すると共にトラ
ックの消失を表わす信号ＴＬ 、信号のドロップ−アウ
トを示す信号ＤＯ１高周波データ信号のレベルが低過ぎ
ることを示す信号Ｉ（ＦＬ及びデータ信号処理するため
の判定レベルである信号ＳＬを出力端子４６．４７．４
８及び４９にそれぞれ供給する。信号ＲＥ 、 ＯＦ及
びＦＥはディジタル−アナログ変換器５０．５１及び５
２によってアナログ信号に変換され、ついでこれらの信
号は増幅器５，３．５４及び５５によって増幅されて、
フォーカシング及びトラッキング制御用のアナログ制御
信号ＲＥ／ 、 ＯＦ／及びＦＥ／となる。
加算器２５と等仕儀２４とによって形成される和信号Ａ
＋Ｂは検出器１９だけでなく比較Ｗ５６及び位相比較回
路５８にも供給する。比較器５６は判定レベルＳＬを示
す信号も受信してディジタ・ルデータ信号を再生し、こ
のデータ信号を出力端子５７に供給する。位相比較回路
５８はサンプルＡ＋Ｂの位相を記録担体１におけるデー
タ信号の位相と比較して、その位相差の大きさを表わす
信号を出力端子５９に供給すると共に判定レベルＳＬに
対する信号Ａ十Ｂの非対称性の大きさを表わす信号を出
力端子６０に供給する。この出力端子６０に供給される
信号は回路３７に供給する。位相比較回路５８の出力端
子５９に現われる位相誤差信号は低域通過フィルタ６１
を介して発振器１８を制御する。
＋Ｂは検出器１９だけでなく比較Ｗ５６及び位相比較回
路５８にも供給する。比較器５６は判定レベルＳＬを示
す信号も受信してディジタ・ルデータ信号を再生し、こ
のデータ信号を出力端子５７に供給する。位相比較回路
５８はサンプルＡ＋Ｂの位相を記録担体１におけるデー
タ信号の位相と比較して、その位相差の大きさを表わす
信号を出力端子５９に供給すると共に判定レベルＳＬに
対する信号Ａ十Ｂの非対称性の大きさを表わす信号を出
力端子６０に供給する。この出力端子６０に供給される
信号は回路３７に供給する。位相比較回路５８の出力端
子５９に現われる位相誤差信号は低域通過フィルタ６１
を介して発振器１８を制御する。
第２図は第１図にボした装置における検出器１９の一例
を示したものであり、第３図は第２図に示した回路の作
動説明用の線図である。第２図に示した回路では等仕儀
２４（第１図）からの信号Ａ十Ｂを入力端子２３を介し
て高域通過フィルタ６２＆こ供給して、低周波成分を除
去することによりディジタルデータイ１（号を簡単な比
較器６８により再生し得るようにする。方形データ信号
の縁部は例えば微分器のような回路６４によって検出・
される。この縁部検出器６４はカウンタ６５を始動させ
る。このカウンタ６５は縁部検出器６４からのパルスに
よって規定される瞬時から入力端子２２に（発振器１８
から）供給されるクロックパルスを計数する。デコーダ
回路６６は成る特定の計数値、本例では“６″を復号化
する。計数値″６′″に達するとＡＮＤ−ゲート６７及
び６８にはパルスが供給される。ゲート６７は反転入力
端子にて再生データ信号も受信し、ゲート６８もその再
生データ信号を非反転入力端子にて受信する。これがた
め、正のデータ信号（３Ｃ）の期間中に計数値が°゛６
″に達するとゲート６８の出力端子２１に、＋ルスが現
われ、負のデータ信号の期間中に計数値が６′″に達す
るとゲート６１の出力端子２０にパルスが現われるよう
になる。
を示したものであり、第３図は第２図に示した回路の作
動説明用の線図である。第２図に示した回路では等仕儀
２４（第１図）からの信号Ａ十Ｂを入力端子２３を介し
て高域通過フィルタ６２＆こ供給して、低周波成分を除
去することによりディジタルデータイ１（号を簡単な比
較器６８により再生し得るようにする。方形データ信号
の縁部は例えば微分器のような回路６４によって検出・
される。この縁部検出器６４はカウンタ６５を始動させ
る。このカウンタ６５は縁部検出器６４からのパルスに
よって規定される瞬時から入力端子２２に（発振器１８
から）供給されるクロックパルスを計数する。デコーダ
回路６６は成る特定の計数値、本例では“６″を復号化
する。計数値″６′″に達するとＡＮＤ−ゲート６７及
び６８にはパルスが供給される。ゲート６７は反転入力
端子にて再生データ信号も受信し、ゲート６８もその再
生データ信号を非反転入力端子にて受信する。これがた
め、正のデータ信号（３Ｃ）の期間中に計数値が°゛６
″に達するとゲート６８の出力端子２１に、＋ルスが現
われ、負のデータ信号の期間中に計数値が６′″に達す
るとゲート６１の出力端子２０にパルスが現われるよう
になる。
上述したようなことを例証するため昏こ、第８８゜図に
はビット３及びこれらのビット間に中間領域４を具えて
いる記録担体におけるデータトラックの一部分を示しで
ある。第ａｂ図は第８ａ図に示したトラックから生ずる
サンプ＃Ａ＋Ｂを示す。
はビット３及びこれらのビット間に中間領域４を具えて
いる記録担体におけるデータトラックの一部分を示しで
ある。第ａｂ図は第８ａ図に示したトラックから生ずる
サンプ＃Ａ＋Ｂを示す。
・第８Ｃ図は比較器６３の出力端子に現われる再生デー
タ信号を示し、この信号はピット及び中間領域の長さに
相当する周期全方しているほぼ方形状の信号である。第
８ｄ図はデータ信号の縁部で形成されるカウンタ６５に
対する始動パルスを示し、カウンタ６５は第３ｅ図に示
したクロック信号のパルスを計数する。カウンタ６５は
その計数値が°６”に達する度毎に１個のパルスを供給
し、データ信号が正の期間中（第３Ｃ図）、即ち中間領
域の期間中には出力端子２１にパルスが現われ（第３ｆ
図）、また負のデータ信号の期間中、即ちピットの期間
中には出力端子２０にパルスが現われる（第３ｇ図）。
タ信号を示し、この信号はピット及び中間領域の長さに
相当する周期全方しているほぼ方形状の信号である。第
８ｄ図はデータ信号の縁部で形成されるカウンタ６５に
対する始動パルスを示し、カウンタ６５は第３ｅ図に示
したクロック信号のパルスを計数する。カウンタ６５は
その計数値が°６”に達する度毎に１個のパルスを供給
し、データ信号が正の期間中（第３Ｃ図）、即ち中間領
域の期間中には出力端子２１にパルスが現われ（第３ｆ
図）、また負のデータ信号の期間中、即ちピットの期間
中には出力端子２０にパルスが現われる（第３ｇ図）。
斯くして８クロック周期づつ遅延された信号Ａ、Ｂ及び
０がサンプルされる。第３ｈ図は８クロック周期分だけ
遅延された信号Ａ全示し、この信号に対しては第１図の
ホールド回路３３が５クロック周期よりも長い中間領域
からの３番目のサンプルを保持しく第３１図に示す信号
）、サンプル−ホールド回路３３は５クロック周期より
長い各ビットからの第８番目のサンプル・を保持する。
０がサンプルされる。第３ｈ図は８クロック周期分だけ
遅延された信号Ａ全示し、この信号に対しては第１図の
ホールド回路３３が５クロック周期よりも長い中間領域
からの３番目のサンプルを保持しく第３１図に示す信号
）、サンプル−ホールド回路３３は５クロック周期より
長い各ビットからの第８番目のサンプル・を保持する。
実際上、ディスクにおけるデータ信号の縁部にロックさ
れるクロック周波数は極めて不安定であり、約５０ナノ
秒の変動（ジッター）を呈することを確めた。り四ツク
発振器１８（第１図）は斯かるジッターでのトラッキン
グを正確に維持し得るようにする必要があり、実際には
（±２００ナノ秒の周期に対して）１０〜１５ナノ秒の
トラッキング精度が適切であることを確めた。
れるクロック周波数は極めて不安定であり、約５０ナノ
秒の変動（ジッター）を呈することを確めた。り四ツク
発振器１８（第１図）は斯かるジッターでのトラッキン
グを正確に維持し得るようにする必要があり、実際には
（±２００ナノ秒の周期に対して）１０〜１５ナノ秒の
トラッキング精度が適切であることを確めた。
第４図は斯様なトラッキング精度を有する発振回路１８
の一例を示したものである。低域通過フィルタ６１から
の位相−誤差信号は丸め回路１００によってｍ個のステ
ップに分割され、このｍ個のステップは１０〜１５ナノ
秒のトラッキング精度に相当し、この場合２００ナノ秒
を１周期とするクロック信号に対する１０ナノ秒の１ス
テツプは１８°の位相差に相当する。上記除算の剰余ｒ
は加算器１０１に供給する。この加算器１０１はｌクロ
ック周期τ（−２００ナノ秒）の遅延を呈する遅延回路
網１０２を経る帰還ループにより累算・器として配置し
て、剰余ｒを累算せしめる。この累算器１０１が１ステ
ツプを完全に蓄積する度毎に加算器１０８はこのステッ
プを丸め回路１００の出力信号ｍに加算せしめる。この
加算器１０３の出力信号、即ち丸め位相誤差は固定発振
器１０４の出力信号を除算するｔｊＪ変除変器算器１０
５数を制御する。１周期が約２００ナノ秒の所望クロッ
ク信号に対する１０ナノ秒の１ステツプは斯かるクロッ
ク信号の周期の号。に相当するので、約１、 ＯＯＭＨ
ｚの周波数及び数値が２０のあたりで変化する除数を用
いることができる。除算器１０５の出力端子９９には２
００ナノ秒のオーダの周期（±５ ＭＨｚ ）を有する
クロック信号が得られ、これは約１０ナノ秒のステップ
に変えることができる。
の一例を示したものである。低域通過フィルタ６１から
の位相−誤差信号は丸め回路１００によってｍ個のステ
ップに分割され、このｍ個のステップは１０〜１５ナノ
秒のトラッキング精度に相当し、この場合２００ナノ秒
を１周期とするクロック信号に対する１０ナノ秒の１ス
テツプは１８°の位相差に相当する。上記除算の剰余ｒ
は加算器１０１に供給する。この加算器１０１はｌクロ
ック周期τ（−２００ナノ秒）の遅延を呈する遅延回路
網１０２を経る帰還ループにより累算・器として配置し
て、剰余ｒを累算せしめる。この累算器１０１が１ステ
ツプを完全に蓄積する度毎に加算器１０８はこのステッ
プを丸め回路１００の出力信号ｍに加算せしめる。この
加算器１０３の出力信号、即ち丸め位相誤差は固定発振
器１０４の出力信号を除算するｔｊＪ変除変器算器１０
５数を制御する。１周期が約２００ナノ秒の所望クロッ
ク信号に対する１０ナノ秒の１ステツプは斯かるクロッ
ク信号の周期の号。に相当するので、約１、 ＯＯＭＨ
ｚの周波数及び数値が２０のあたりで変化する除数を用
いることができる。除算器１０５の出力端子９９には２
００ナノ秒のオーダの周期（±５ ＭＨｚ ）を有する
クロック信号が得られ、これは約１０ナノ秒のステップ
に変えることができる。
第４図の回路の変形例を第５図につき説明する。
この回路では（第４図に示した回路の加算器１０３から
の）数ステップに丸められた位相誤差信号を入力端子１
０６にて受信する。
の）数ステップに丸められた位相誤差信号を入力端子１
０６にて受信する。
第５図の回路は所望周波数（通常４．３１ ＭＨｚ ）
・にほぼ同調する固定発振器１０７を具えている。
・にほぼ同調する固定発振器１０７を具えている。
この発振器の出力信号はｎ個の遅延回路網１０８□〜１
０８ｎを通過し、これらの遅延回路網の各遅延時間は所
望ステップの大きさ、即ちｌＯ〜１５ナノ秒に相当する
。ｎ個の遅延回路網の全遅延時間はクロック信号の１周
期分に等しくする必要があり、これがため最終遅延回路
網１０８ｎの出力信号を位相比較器１０９によって発振
器１０７の出力信号と比較する。位相比較器１０９の出
力信号が積分器１１０を介して遅延回路網１０８の遅延
時間を制御するようにして、これらの遅延回路網全体が
正確にり四ツク信号の１周期分遅延するようにする。遅
延回路網１０８にはタップ１１１□〜１１１ｎをつける
。入力端子１０６に供給される丸め位相誤差信号は累算
器１１２に供給する。
０８ｎを通過し、これらの遅延回路網の各遅延時間は所
望ステップの大きさ、即ちｌＯ〜１５ナノ秒に相当する
。ｎ個の遅延回路網の全遅延時間はクロック信号の１周
期分に等しくする必要があり、これがため最終遅延回路
網１０８ｎの出力信号を位相比較器１０９によって発振
器１０７の出力信号と比較する。位相比較器１０９の出
力信号が積分器１１０を介して遅延回路網１０８の遅延
時間を制御するようにして、これらの遅延回路網全体が
正確にり四ツク信号の１周期分遅延するようにする。遅
延回路網１０８にはタップ１１１□〜１１１ｎをつける
。入力端子１０６に供給される丸め位相誤差信号は累算
器１１２に供給する。
この累算器はマルチプレクサ１１３を介して斯かる累ｉ
ｌ器の内容Ｑこ応じて出力端子９９を遅延回路のタップ
１１１の１つに接続する。ｎ個の計数ステップ毎に累算
器１１２は初期状態にリセットされる。これがため、ｎ
−１６を選択するのが有利できる。
ｌ器の内容Ｑこ応じて出力端子９９を遅延回路のタップ
１１１の１つに接続する。ｎ個の計数ステップ毎に累算
器１１２は初期状態にリセットされる。これがため、ｎ
−１６を選択するのが有利できる。
位相誤差の大きさに応じ、タップの１つはＦｊＩ器１１
２を介して選択される。位相差が大きくなる場合（即ち
、出力端子９９における所望クロック周波数と発振器１
０７の周波数との差違が大きくなる場合）には、出方端
子９９は位相誤差、従って周波数の差に応じてマルチプ
レクサ１１３を介してタップ１１１を走査し、かつ再度
ｎ個の計数ステップ毎に累算処理を開始し、これはｎ個
のステップが出力信号の１周期分に相当するがら、不連
続となることはない。従って、出方端子９９に現われる
信号の位４目及び周波数は発振器１０７からの信号の位
相変δ１１によるものであり、この位相変調は８６０／
ｎ’の個別ステップで行われる。
２を介して選択される。位相差が大きくなる場合（即ち
、出力端子９９における所望クロック周波数と発振器１
０７の周波数との差違が大きくなる場合）には、出方端
子９９は位相誤差、従って周波数の差に応じてマルチプ
レクサ１１３を介してタップ１１１を走査し、かつ再度
ｎ個の計数ステップ毎に累算処理を開始し、これはｎ個
のステップが出力信号の１周期分に相当するがら、不連
続となることはない。従って、出方端子９９に現われる
信号の位４目及び周波数は発振器１０７からの信号の位
相変δ１１によるものであり、この位相変調は８６０／
ｎ’の個別ステップで行われる。
第１図は本発明による手段を適用し得る装置の一例を示
すブロック線図ｆ 第２図は第１図に示した装置に用いられる検出器（１９
）の−例を示すブロック線図５第８図は第２図に示した
検出器の作動説明用線ＦＡ＋ 第４図は本発明による発振回路（第１図の１８）の−例
を示すブロック線図蓼 第５図は第４図に示した発振回路の一部変形例を示すブ
ロック線図である。 ｌ・・・記録担体 ２・・・基板 ３・・・ピット ４・・・中間領域 ５・・・反射層 ６・・・透明保護層 ？・・・レーザ ８・・・レンズ系 ９・・・半透明ミラー １ｏ・・・ビームスプリッタ−
１１ａ〜ｌｌｄ・・・光検出器 １２・・・電流−電圧変換器 １３・・・マトリックス回路 １４１・・・マルチプレクサ １５・・・アナログ−ディジタル変換器１６・・・デマ
ルチプレクサ １７・・・クロック信号発生器 １８・・・発振回路 １９・・・検出器２４・・・等仕
儀 ２５・・・加算器 ・２６．２７．２８・・・遅延回路網 ２９、 ｌ、 ３１・・・等仕儀 ３２、８３．３４．８５．８６・・・保持回路８７・・
・処理回路 ５０１５１１５２・・・ディジタル−アナログ変換器５
８、５４．５５・・・増幅器 ５６・・・比較器５８・
・・位相比較回路 （３１・・・低域通過フィルタ６２
・・・高域通過フィルタ ６３・・・比較器 ６４・・・縁部検出器（微分器） ６５・・・カウンタ ６６・・・デコーダ６７、６８・
・・ＡＮＤ−ゲート １００・・・丸め回路 １０１・・・加算器（累算器）
１０２・・・遅延回路 １０３・・・加算器１０４・・
・固定発振器 １０５・・・除算器１０７・・・固定発
振器 １０８□〜１０８ｎ・・・遅延回路網
すブロック線図ｆ 第２図は第１図に示した装置に用いられる検出器（１９
）の−例を示すブロック線図５第８図は第２図に示した
検出器の作動説明用線ＦＡ＋ 第４図は本発明による発振回路（第１図の１８）の−例
を示すブロック線図蓼 第５図は第４図に示した発振回路の一部変形例を示すブ
ロック線図である。 ｌ・・・記録担体 ２・・・基板 ３・・・ピット ４・・・中間領域 ５・・・反射層 ６・・・透明保護層 ？・・・レーザ ８・・・レンズ系 ９・・・半透明ミラー １ｏ・・・ビームスプリッタ−
１１ａ〜ｌｌｄ・・・光検出器 １２・・・電流−電圧変換器 １３・・・マトリックス回路 １４１・・・マルチプレクサ １５・・・アナログ−ディジタル変換器１６・・・デマ
ルチプレクサ １７・・・クロック信号発生器 １８・・・発振回路 １９・・・検出器２４・・・等仕
儀 ２５・・・加算器 ・２６．２７．２８・・・遅延回路網 ２９、 ｌ、 ３１・・・等仕儀 ３２、８３．３４．８５．８６・・・保持回路８７・・
・処理回路 ５０１５１１５２・・・ディジタル−アナログ変換器５
８、５４．５５・・・増幅器 ５６・・・比較器５８・
・・位相比較回路 （３１・・・低域通過フィルタ６２
・・・高域通過フィルタ ６３・・・比較器 ６４・・・縁部検出器（微分器） ６５・・・カウンタ ６６・・・デコーダ６７、６８・
・・ＡＮＤ−ゲート １００・・・丸め回路 １０１・・・加算器（累算器）
１０２・・・遅延回路 １０３・・・加算器１０４・・
・固定発振器 １０５・・・除算器１０７・・・固定発
振器 １０８□〜１０８ｎ・・・遅延回路網
Claims (1)
- 【特許請求の範囲】 １ 制御信号受信用の入力端子及びクロック信号供給用
の出力端子を有している制御発振回路において、制御信
号を概算し得る多数の予定した単位の大きざに相当する
信号及び制御信号と概算値との差の大きさに相当する剰
余信号を発生する丸め回路とｉクロック信号に同期する
剰余信号を累算する累算器にあって該累算剰余信号が１
単位以上となる際に前記丸め回路の出力信号を１単位だ
け補正せしめるようにする累算器と；発振回路の同調を
丸め回路の出力信号の関数として単位ステップで変更さ
せる同調制御回路；とを具えて成ることを特徴とする制
御発振回路。 区 前記同調制御回路を除数が可変の除算器とし、該除
数を前記丸め回路の出力信号に従って調整するようにし
たことを特徴とする特許請求の範囲第１項記載の制御発
振回路。 ＆ 前記同調制御回路が可変遅延回路網を具えるように
したことを特徴とする特許請求の範囲第１項記載の制御
発振回路。 瓜 前記可変遅延回路網を遅延時間がτのｎ個の多数の
遅延回路網で構成し、これらの遅延回路網を固定周波数
ｆ。で作動する発振器の出力回路に直列に配置し、（ｎ
＋１）τを周波数がｆ。の１周期に等しくシ、かつクロ
ック信号供給用の前記出力端子を前記丸め回路の出力信
号の関数としての遅延回路網の出力端子に接続して、最
終遅延回路網の出力端子から最初の遅延回路網の入力端
子への切換えを可能とするようにしたことを特徴とする
特許請求の範囲第８項に記載の制御発振回路。 五 一連の遅延回路網の２点における信号の位相を比較
する位相比較回路を設け、該位相比較回路によって遅延
回路網を調整し得るようにして、周波数ｆ。での遅延時
間τに相当する位相偏移がａ ６０／（ｎ＋１ ）’と
なるようにしたことを特徴とする特許請求の範囲第４項
に記載の制御発振回路。 ６ 遅延時間がτの追加の遅延回路網を前記一連のｎ個
の遅延回路網に直列に配置し、位相比較回路によってｎ
’＋１個の全部の遅延回路網の全位相変動分を制御して
、該変動分が３６０°に等しくなるようにしたことを特
徴とする特許請求の範囲第５項に記載の制御発振回路。 ７、（ｎ＋１）位置スイッチを設け、該スイッチの（ｎ
＋１）個の入力端子を遅延回路網の（ｎ＋１）個の端子
に循環順序で接続し、前記遅延回路網の（ｎ＋１）個の
端子をｎ個の遅延回路網の内の最初の遅延回路網と、ｎ
個の遅延回路網すべての出力端子に循環順序で接続し、
該遅延回路網の出力端子を制御発振回路の出力端子に接
続し、かつ前記丸め回路の出力信号によってｎ＋１個の
計数位置を有するカウンタを介して前記スイッチを制御
し、該カウンタを巡回的に作動させ、該カウンタの計数
値によってｎ＋１個の端子の内のどの端子が前記スイッ
チによって制御発振回路の出力端子に接続されるのかを
決定するようにしたことを特徴とする特許請求の範囲第
４〜６項のいずれかに記載の制御発振回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8303561A NL8303561A (nl) | 1983-10-17 | 1983-10-17 | Geregelde oscillatorschakeling. |
| NL8303561 | 1983-10-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103731A true JPS60103731A (ja) | 1985-06-08 |
| JPH0740667B2 JPH0740667B2 (ja) | 1995-05-01 |
Family
ID=19842568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59216457A Expired - Lifetime JPH0740667B2 (ja) | 1983-10-17 | 1984-10-17 | 制御発振回路 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4568887A (ja) |
| EP (1) | EP0138276B1 (ja) |
| JP (1) | JPH0740667B2 (ja) |
| KR (1) | KR920010214B1 (ja) |
| DE (1) | DE3469331D1 (ja) |
| ES (1) | ES536759A0 (ja) |
| HK (1) | HK84591A (ja) |
| NL (1) | NL8303561A (ja) |
| SG (1) | SG49490G (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142997A (ja) * | 1990-11-29 | 1995-06-02 | Internatl Business Mach Corp <Ibm> | ディレイ・ライン較正回路 |
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|---|---|---|---|---|
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| NL8502802A (nl) * | 1985-10-14 | 1987-05-04 | Philips Nv | Inrichting voor het uitlezen en/of inschrijven van een optische spoorvormige informatiestruktuur. |
| GB2197553A (en) * | 1986-10-07 | 1988-05-18 | Western Digital Corp | Phase-locked loop delay line |
| JPH07118166B2 (ja) * | 1987-05-21 | 1995-12-18 | パイオニア株式会社 | トラッキング回路 |
| DE3810809A1 (de) * | 1988-03-30 | 1989-10-12 | Fev Motorentech Gmbh & Co Kg | Verfahren zur phasengekoppelten frequenzumsetzung |
| GB2234371A (en) * | 1989-07-07 | 1991-01-30 | Inmos Ltd | Clock generation |
| US6150855A (en) * | 1990-02-06 | 2000-11-21 | Bull, S.A. | Phase-locked loop and resulting frequency multiplier |
| US5159205A (en) * | 1990-10-24 | 1992-10-27 | Burr-Brown Corporation | Timing generator circuit including adjustable tapped delay line within phase lock loop to control timing of signals in the tapped delay line |
| DE69204144T2 (de) * | 1991-11-25 | 1996-03-21 | Philips Electronics Nv | Phasenregelschleife mit Frequenzabweichungsdetektor und Decodierschaltung mit einer solchen Phasenregelschleife. |
| DE10057905A1 (de) * | 2000-11-21 | 2002-06-06 | Micronas Gmbh | Phasenregelkreis mit Verzögerungselement |
| US7430239B2 (en) * | 2001-11-30 | 2008-09-30 | Koninklijke Philips Electronics N.V. | Bit-detection arrangement and apparatus for reproducing information |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1601909A (ja) * | 1968-12-27 | 1970-09-21 | ||
| FR2448257A1 (fr) * | 1979-02-05 | 1980-08-29 | Trt Telecom Radio Electr | Dispositif de resynchronisation rapide d'une horloge |
-
1983
- 1983-10-17 NL NL8303561A patent/NL8303561A/nl not_active Application Discontinuation
-
1984
- 1984-02-09 US US06/578,461 patent/US4568887A/en not_active Expired - Fee Related
- 1984-10-10 DE DE8484201456T patent/DE3469331D1/de not_active Expired
- 1984-10-10 EP EP84201456A patent/EP0138276B1/en not_active Expired
- 1984-10-15 ES ES536759A patent/ES536759A0/es active Granted
- 1984-10-16 KR KR1019840006400A patent/KR920010214B1/ko not_active Expired
- 1984-10-17 JP JP59216457A patent/JPH0740667B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-04 SG SG494/90A patent/SG49490G/en unknown
-
1991
- 1991-10-24 HK HK845/91A patent/HK84591A/xx unknown
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142997A (ja) * | 1990-11-29 | 1995-06-02 | Internatl Business Mach Corp <Ibm> | ディレイ・ライン較正回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| ES8506952A1 (es) | 1985-08-01 |
| KR920010214B1 (ko) | 1992-11-21 |
| EP0138276A2 (en) | 1985-04-24 |
| JPH0740667B2 (ja) | 1995-05-01 |
| EP0138276B1 (en) | 1988-02-10 |
| US4568887A (en) | 1986-02-04 |
| HK84591A (en) | 1991-11-01 |
| NL8303561A (nl) | 1985-05-17 |
| EP0138276A3 (en) | 1985-06-19 |
| KR850003091A (ko) | 1985-05-28 |
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