JPS60103827A - 電圧変換回路 - Google Patents
電圧変換回路Info
- Publication number
- JPS60103827A JPS60103827A JP58212083A JP21208383A JPS60103827A JP S60103827 A JPS60103827 A JP S60103827A JP 58212083 A JP58212083 A JP 58212083A JP 21208383 A JP21208383 A JP 21208383A JP S60103827 A JPS60103827 A JP S60103827A
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- Japan
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- load
- transistor
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- circuit
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
- H03H11/245—Frequency-independent attenuators using field-effect transistor
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- Continuous-Control Power Sources That Use Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、電源電圧の中間レベルを出力する電圧変換回
路に関する。
路に関する。
従来技術と問題点
ダイナミックＲＡＭのメモリセルの一部を構成するキャ
パシタ電極へは電源電圧（５■）の中間レベル例えば２
．５Ｖを与えたりするが、丈積回路で電源電圧の中間レ
ベルを必要するケースはま＼ある。中間し今ルば簡単に
は第１図に示すように抵抗分圧回路を使用して得られる
。この図でＲ１゜Ｒ２ば電源電圧Ｖｃｃを分圧して中間
レベルの電圧■ｃｃ′を得、これを負荷回路りへ与える
抵抗である。Ｒ１＝Ｒ２ならＶ ｃｃ′−Ｖ ｃｃ／
２であるが、負荷回路りが電流をとるものであるとこの
関係はくずれる。また本例では＋５Ｖの電源ＶｃｃとＯ
Ｖの電源Ｖｓｓの間に抵抗Ｒ１，Ｒ２が直列になって接
続され、常時ＶｃｃからＶｓｓへ向う電流を流し、電力
消費を伴なう点もこの回路の欠点である。該電力消費を
小にするには抵抗Ｒ１，Ｉ’；！２のイ１？（を人にす
ればよいが、抵抗値が犬であると負荷電流によるノード
Ｎの電圧Ｖ ｃｃ′の上記変動か犬きくな常時消費電力
を少なくしかつ負荷電流による負荷電圧Ｖ ｃｃ′ の
変動を少なくするには第２図の回路が有効である。この
回路では抵抗Ｒ１，Ｒ２による電源Ｖｃｃの分圧電圧を
Ｍｌｓｔ−ランジスタＱ１のゲートに与え、負荷回路り
は該トランジスタＱ１を通して電源Ｖｃｃ、へ接続する
。従って負荷電流はトランジスタＱ１のトレイン、ソー
スを流れ、分圧回路Ｒ１Ｒ２には流れないので負荷電流
による負荷電圧■ｃｃ′の変動はなく、しかも分圧回路
はＭ Ｉ Ｓ ＋−ランジスタＱ１のゲートに電圧を与
えるだｋ）なので高抵抗にしてよく、消費電力は少ない
。ノードＮ１の電圧ＶＮと負荷電圧Ｖｃｃ′ との間に
ばＶＮ −Ｖｔｂ＝Ｖｃｃ’ の関係があるので、Ｖｃ
ｃ′−Ｖｃｃが要求されるならＶＨ＝Ｖｔｈ＋Ｖｃｃ／
２に選定する。しかしこの回路ではトランジスタＱ１の
しきい値電圧■Ｅ１１が負荷電圧■ｃｃ′に直接影響し
、Ｖｔｂは集積回路製造プロセスで変るので製品毎に負
荷電圧Ｖｃｃ′ のハラつきがあるという問題を有する
。
パシタ電極へは電源電圧（５■）の中間レベル例えば２
．５Ｖを与えたりするが、丈積回路で電源電圧の中間レ
ベルを必要するケースはま＼ある。中間し今ルば簡単に
は第１図に示すように抵抗分圧回路を使用して得られる
。この図でＲ１゜Ｒ２ば電源電圧Ｖｃｃを分圧して中間
レベルの電圧■ｃｃ′を得、これを負荷回路りへ与える
抵抗である。Ｒ１＝Ｒ２ならＶ ｃｃ′−Ｖ ｃｃ／
２であるが、負荷回路りが電流をとるものであるとこの
関係はくずれる。また本例では＋５Ｖの電源ＶｃｃとＯ
Ｖの電源Ｖｓｓの間に抵抗Ｒ１，Ｒ２が直列になって接
続され、常時ＶｃｃからＶｓｓへ向う電流を流し、電力
消費を伴なう点もこの回路の欠点である。該電力消費を
小にするには抵抗Ｒ１，Ｉ’；！２のイ１？（を人にす
ればよいが、抵抗値が犬であると負荷電流によるノード
Ｎの電圧Ｖ ｃｃ′の上記変動か犬きくな常時消費電力
を少なくしかつ負荷電流による負荷電圧Ｖ ｃｃ′ の
変動を少なくするには第２図の回路が有効である。この
回路では抵抗Ｒ１，Ｒ２による電源Ｖｃｃの分圧電圧を
Ｍｌｓｔ−ランジスタＱ１のゲートに与え、負荷回路り
は該トランジスタＱ１を通して電源Ｖｃｃ、へ接続する
。従って負荷電流はトランジスタＱ１のトレイン、ソー
スを流れ、分圧回路Ｒ１Ｒ２には流れないので負荷電流
による負荷電圧■ｃｃ′の変動はなく、しかも分圧回路
はＭ Ｉ Ｓ ＋−ランジスタＱ１のゲートに電圧を与
えるだｋ）なので高抵抗にしてよく、消費電力は少ない
。ノードＮ１の電圧ＶＮと負荷電圧Ｖｃｃ′ との間に
ばＶＮ −Ｖｔｂ＝Ｖｃｃ’ の関係があるので、Ｖｃ
ｃ′−Ｖｃｃが要求されるならＶＨ＝Ｖｔｈ＋Ｖｃｃ／
２に選定する。しかしこの回路ではトランジスタＱ１の
しきい値電圧■Ｅ１１が負荷電圧■ｃｃ′に直接影響し
、Ｖｔｂは集積回路製造プロセスで変るので製品毎に負
荷電圧Ｖｃｃ′ のハラつきがあるという問題を有する
。
発明の目的
本発明はか−る点を改善し、負荷電圧ＶＣＣ’がドライ
バトランジスタＱ１のＶｔｂの影響を受けないようにし
ようとするもの−である。
バトランジスタＱ１のＶｔｂの影響を受けないようにし
ようとするもの−である。
発明の構成
本発明の電圧変換回路は負荷と直列になって電源間に接
続されるＭｌｓｔ・ランジスタと、該Ｍ＋ｓ１−ランジ
スタのゲートに、電源電圧を分割しかつ該ＭＩＳ）ラン
ジスタのしきい値電圧を補償して負荷に該電源電圧を分
割した電圧を供給させる、インピーダンス手段とＭＩＳ
Ｉ−ランジスタからなるゲート電圧制御回路とを備える
ことを特徴とするが、次に実施例を参照しながらこれを
説明する。
続されるＭｌｓｔ・ランジスタと、該Ｍ＋ｓ１−ランジ
スタのゲートに、電源電圧を分割しかつ該ＭＩＳ）ラン
ジスタのしきい値電圧を補償して負荷に該電源電圧を分
割した電圧を供給させる、インピーダンス手段とＭＩＳ
Ｉ−ランジスタからなるゲート電圧制御回路とを備える
ことを特徴とするが、次に実施例を参照しながらこれを
説明する。
発明の実施例
第３図は本発明の実施例を示し、全図を通してそ・うで
あるが第１図、第２図などと間し部分には同じ符号が付
しである。第２図と比較すれば明らかなように第３図で
は分圧回路（ゲート電圧制御回路）にＭＯＳトランジス
タＱ２．Ｑ３を挿入した点が異なる。第３図の回路てば
ノートＮ２の電位はＶＬｌ＋、ノードＮ３の電位は２
Ｖ Ｌｈであり、Ｒ１＝Ｒ２とするとノードＮ１の電位
は（Ｖ ｃｃ −２Ｖ ｔｈ）／ ２＋２Ｖｔｈ＝Ｖｃ
ｃ／２＋Ｖｔｈである。なおトランジスタＱ１〜Ｑ３は
同じ半導体基板上に同じ工程で作られるので、同じしき
い値電圧を持つとしてよい。ノードＮ１が上記電位を持
つなら負荷電圧Ｖｃｃ′ はそれよりｖｔｈだげ低い電
圧、従ワてＶｃｃ／２である。こうして１〜ランジスタ
のしきい値に無関係な電圧Ｖｃｃ’を負荷りに供給する
ことができる。
あるが第１図、第２図などと間し部分には同じ符号が付
しである。第２図と比較すれば明らかなように第３図で
は分圧回路（ゲート電圧制御回路）にＭＯＳトランジス
タＱ２．Ｑ３を挿入した点が異なる。第３図の回路てば
ノートＮ２の電位はＶＬｌ＋、ノードＮ３の電位は２
Ｖ Ｌｈであり、Ｒ１＝Ｒ２とするとノードＮ１の電位
は（Ｖ ｃｃ −２Ｖ ｔｈ）／ ２＋２Ｖｔｈ＝Ｖｃ
ｃ／２＋Ｖｔｈである。なおトランジスタＱ１〜Ｑ３は
同じ半導体基板上に同じ工程で作られるので、同じしき
い値電圧を持つとしてよい。ノードＮ１が上記電位を持
つなら負荷電圧Ｖｃｃ′ はそれよりｖｔｈだげ低い電
圧、従ワてＶｃｃ／２である。こうして１〜ランジスタ
のしきい値に無関係な電圧Ｖｃｃ’を負荷りに供給する
ことができる。
第４図は本発明の第２の実施例を示す。第３図の回路は
負荷りが電流を取込む（Ｖ ｃｃ−Ｑ Ｉ Ｌ−Ｖｓｓ
の経路で電流が流れる）ことを前提としており、負荷り
から電流が流出することは想定していない。第４図は負
荷ｔが電流を流出させる場合にも対処するものである。
負荷りが電流を取込む（Ｖ ｃｃ−Ｑ Ｉ Ｌ−Ｖｓｓ
の経路で電流が流れる）ことを前提としており、負荷り
から電流が流出することは想定していない。第４図は負
荷ｔが電流を流出させる場合にも対処するものである。
この第４図の回路でＲ１，Ｒ２，Ｑ２．Ｑ３．Ｑｌの経
路は第３図と同しであり、負荷電圧Ｖ ｃｃ′をＶＬｂ
に無関係にＶｃｃ／２に保持する。ＭＩＳトランジスタ
Ｑ４．、Ｑ５゜Ｑ６、抵抗Ｒ３，Ｒ４は、負荷りから１
−ランジスタＱ４を通って電源Ｖｓｓへ電流が流れる場
合に負荷電圧■ｃｃ′をＶ ｃｃ／ ２に保持する回路
である。
路は第３図と同しであり、負荷電圧Ｖ ｃｃ′をＶＬｂ
に無関係にＶｃｃ／２に保持する。ＭＩＳトランジスタ
Ｑ４．、Ｑ５゜Ｑ６、抵抗Ｒ３，Ｒ４は、負荷りから１
−ランジスタＱ４を通って電源Ｖｓｓへ電流が流れる場
合に負荷電圧■ｃｃ′をＶ ｃｃ／ ２に保持する回路
である。
ここでＱ ａ Ｑ ５ Ｑ ６ばＰチャネルトランンス
タである。即ち、ノードＮ６の電位はＶ ｃｃ −Ｖ
ｔｂ、ノードＮ５の電位はＶ ｃｃ−２Ｖ ｔｈであり
、ノードＮ４の電位はＲ３＝Ｒ４なら（Ｖ ｃｃ −２
Ｖ Ｌｈ） ／ ２−ＶＣＣ／２ Ｖむｈである。１−
ランジスタＱ４ば１〕チャネル１−ランジスクとすると
ノート’Ｎ４の電位はＶｃｃ’よりＱ４のＶｔｔ＋だけ
低いから、結果Ｖ ｃｃ′はＶｃｃ／２になる。こうし
て第４図の回路では、負荷へ電流が流入する場合でもま
た負荷から電流が流出する場合でも、負荷電圧をｖｔｈ
に無関係に一定にできる。
タである。即ち、ノードＮ６の電位はＶ ｃｃ −Ｖ
ｔｂ、ノードＮ５の電位はＶ ｃｃ−２Ｖ ｔｈであり
、ノードＮ４の電位はＲ３＝Ｒ４なら（Ｖ ｃｃ −２
Ｖ Ｌｈ） ／ ２−ＶＣＣ／２ Ｖむｈである。１−
ランジスタＱ４ば１〕チャネル１−ランジスクとすると
ノート’Ｎ４の電位はＶｃｃ’よりＱ４のＶｔｔ＋だけ
低いから、結果Ｖ ｃｃ′はＶｃｃ／２になる。こうし
て第４図の回路では、負荷へ電流が流入する場合でもま
た負荷から電流が流出する場合でも、負荷電圧をｖｔｈ
に無関係に一定にできる。
第５図および第６図は本発明の第３．第４の実施例を示
し、前省は負荷電圧Ｖ ｃｃ′をＶ ｃｃ／ ３に、後
者ば負荷電圧Ｖｃｃ′を２ Ｖ ｃｃ／ ３に保つ。即
ち第５図でノードＮ７の電位は３ Ｖ ｔｌ＋、抵抗Ｒ
１゜Ｒ２ば２Ｒ１＝Ｉマ２に選ふのでノートＮ１の′電
位は（Ｖｃｃ−３Ｖｔｈ） ／３＋３’Ｖｔｌ＋＝Ｖｃ
ｃ／’３＋２Ｖ ｔｈ、 ｉ荷重圧Ｖｃｃ′ はこれよ
りＶ１２段落ちであるからＶｃｃ／３である。また第６
図ではノードＮ７の電位は３ Ｖ ｔｈ、 Ｒ１＝ ２
Ｒ２としてノードＮ１の電位は２ （Ｖｃｃ ３ Ｖ
ｔｈ） ／ ３ ＋３ Ｖ Ｌｈ＝２ Ｖ ｃｃ／
３ ＋ Ｖ、ｔｌ＋、負荷電圧Ｖｃｃ’ はそれよりｖ
ｔｈ１段落ちであるから２ Ｖ ｃｃ／ ３である。
し、前省は負荷電圧Ｖ ｃｃ′をＶ ｃｃ／ ３に、後
者ば負荷電圧Ｖｃｃ′を２ Ｖ ｃｃ／ ３に保つ。即
ち第５図でノードＮ７の電位は３ Ｖ ｔｌ＋、抵抗Ｒ
１゜Ｒ２ば２Ｒ１＝Ｉマ２に選ふのでノートＮ１の′電
位は（Ｖｃｃ−３Ｖｔｈ） ／３＋３’Ｖｔｌ＋＝Ｖｃ
ｃ／’３＋２Ｖ ｔｈ、 ｉ荷重圧Ｖｃｃ′ はこれよ
りＶ１２段落ちであるからＶｃｃ／３である。また第６
図ではノードＮ７の電位は３ Ｖ ｔｈ、 Ｒ１＝ ２
Ｒ２としてノードＮ１の電位は２ （Ｖｃｃ ３ Ｖ
ｔｈ） ／ ３ ＋３ Ｖ Ｌｈ＝２ Ｖ ｃｃ／
３ ＋ Ｖ、ｔｌ＋、負荷電圧Ｖｃｃ’ はそれよりｖ
ｔｈ１段落ちであるから２ Ｖ ｃｃ／ ３である。
−膜化すると、Ｖｃｃ′−ｍＶｃｃ／ｎなる負荷電圧を
（ＵるにはゲーＩ・電圧制御回路の抵抗分圧回路に挿入
されるトランジスタＱ２．Ｑ、３．・・・・・・として
ｎ個のトランジスタを用い、負荷回路に挿入される１−
ランジスタＱ１のゲート回路に挿入されるトランジスタ
Ｑ８・・・・・・として＋１− ｒｎ （ｌｆｊのトラ
ンジスタを用い抵抗比Ｒ２／（Ｒ１＋Ｒ２）をｍ ／
ｎにすればよい。こうしてｖｔｈの影３を受げない種々
の負荷電圧■ＣＣ′を得ることができる。但しｒｎ。
（ＵるにはゲーＩ・電圧制御回路の抵抗分圧回路に挿入
されるトランジスタＱ２．Ｑ、３．・・・・・・として
ｎ個のトランジスタを用い、負荷回路に挿入される１−
ランジスタＱ１のゲート回路に挿入されるトランジスタ
Ｑ８・・・・・・として＋１− ｒｎ （ｌｆｊのトラ
ンジスタを用い抵抗比Ｒ２／（Ｒ１＋Ｒ２）をｍ ／
ｎにすればよい。こうしてｖｔｈの影３を受げない種々
の負荷電圧■ＣＣ′を得ることができる。但しｒｎ。
ｒ）ば共に整数で、ｍ＜ｎである。
第１図のような抵抗分圧回路で消費電力を小にするため
抵抗値を大にすると、時定数が大になるから負荷電圧の
立上りは第７図（ａ＋に示すように緩やかになる。第３
図などのようにトランジスタＱ１等を使用すると負荷電
圧ＶＣＣ′ の立上りは第７図（ｂｌの如く迅速になり
、電源投入で直らに動作状態に入ることができる。
抵抗値を大にすると、時定数が大になるから負荷電圧の
立上りは第７図（ａ＋に示すように緩やかになる。第３
図などのようにトランジスタＱ１等を使用すると負荷電
圧ＶＣＣ′ の立上りは第７図（ｂｌの如く迅速になり
、電源投入で直らに動作状態に入ることができる。
第３図などの回路で抵抗Ｒ２はし１示位置ではなく、例
えばＱ３とＶｓｓ間に移してもよく、結果は同じである
。なおこの方が、トランジスタのＶｔｈはバンクバイア
ス効果を受けるので、Ｑ２． Ｑ３のソース電位が上っ
てＱｌのそれに近すき、等しいｖｔｈにするという点で
有利である。
えばＱ３とＶｓｓ間に移してもよく、結果は同じである
。なおこの方が、トランジスタのＶｔｈはバンクバイア
ス効果を受けるので、Ｑ２． Ｑ３のソース電位が上っ
てＱｌのそれに近すき、等しいｖｔｈにするという点で
有利である。
更に第７図は第３図における抵抗Ｒ＋、Ｒｘをデプレシ
ョントランジスタ’ｆ” ＋〜Ｔｎ、Ｔ１′〜Ｔ ｎ
′ で置換えた実施例である。同一トランンノ、夕、同
一〕−ドは同じ記号で示しである。一般にＭＩＳダイナ
ミックメモリで使用されるポリシリコン層、拡散層の抵
抗は数１０Ω／口程度と低い。
ョントランジスタ’ｆ” ＋〜Ｔｎ、Ｔ１′〜Ｔ ｎ
′ で置換えた実施例である。同一トランンノ、夕、同
一〕−ドは同じ記号で示しである。一般にＭＩＳダイナ
ミックメモリで使用されるポリシリコン層、拡散層の抵
抗は数１０Ω／口程度と低い。
これら抵抗層を使用しここで必要とされる数１００にΩ
の抵抗を得るためには、数１０万μ２の面積が必要とさ
れる。これを避けるために抵抗のかわりに１個又は複数
個のデプレショントランジスタを直列に接続して使用す
ると良い。これにより少ない面積でかつ電流を少なく押
える事かできる。
の抵抗を得るためには、数１０万μ２の面積が必要とさ
れる。これを避けるために抵抗のかわりに１個又は複数
個のデプレショントランジスタを直列に接続して使用す
ると良い。これにより少ない面積でかつ電流を少なく押
える事かできる。
発明のタノ果
ツ、゛上説明したように本発明によれば消費電力が少な
く、負荷電流による電圧降下が少なく、負荷１−ランジ
スタのｖｔｈの影曾を受けない高安定度の電圧変換回路
がｉＭられる。
く、負荷電流による電圧降下が少なく、負荷１−ランジ
スタのｖｔｈの影曾を受けない高安定度の電圧変換回路
がｉＭられる。
第１図および第２図は従来回路の例を示ず回路図、第３
図〜第７図は本発明の実施例を示す回路図、第８図ば１
−ランシスタ使用効果を示すグラフである。 図面でＶｃｃ、Ｖｓｓは電源電圧、Ｌは負荷、Ｑｌは負
（■ｊと直列なＭＩＳＩ−ランジスタ、Ｒ１，Ｒ２゜Ｑ
２．Ｑ３．Ｑ８・・・・・・は制御電圧回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１図 第８図 第４図 Ａ′；５図 第０１隠ｉ 第′７図 手続、補正１勺（自発） ＩＪ目Δ・１」５９年１１月２２日 １芋ｄ干庁艮′目′ 志 賀 字 殿 −：１ 一゛−１ １、Ａ１１ｆ−１−の表示 １１目＋ｕ ５ ８ ！ｌｌに（ヶ。ｆｌ−ル５（第
２１２０８３ 季少２、発明の名イ９Ｊｉ 屯土変侯回路 ３、 ｆ＋Ｉｉ正奮する者 ４ｊ件との関祇 ｚ１今、ｒＦ出願人 ＩＪＥ ノツ［円１茅川示川１’ｌｉｄ市中ｊＪｉ ｌ
Ｉ−１＝小田中１０１５ ｌｊ地名称 （５２２）ＩＡ
士通体式＋２社 代次省 山 本 早 與 ４、Ｋ 埋 人 Ｔ１０１ １五 ノツ「 来示４＋３士ｌＣ用区宕４−１ｊ”Ｊ’
３Ｊ″１４ｍ５夛第−米ヒルＬ１．６ （７υ１７）計
理± ［（゛ 柳 □・ ：イ、ざ・、ｌＩ ５、イ山正＋ｊｉ箭の日刊 な し ６、 ＋’＋ｌＬｎ二Ｖこより工胃刀■する元・力の奴
な し８捕旧の内存 （１）明ｌ１ｌＩＩＩ書第６負１８行のｒ２Ｒ１＝ＲＺ
Ｊ勿「Ｒ１−２Ｒ２」に補正する。 （２）同第７貞２行の自宅１＝２■尤２」ｔｒｚｌζ１
＝Ｒ２Ｊに袖ＩＥする。 （３）同７４７Ｊｌｌ何の「ｎ−ＩｎＪをｌ−ｎ −ｍ
ｌ Ｊに補正する。
図〜第７図は本発明の実施例を示す回路図、第８図ば１
−ランシスタ使用効果を示すグラフである。 図面でＶｃｃ、Ｖｓｓは電源電圧、Ｌは負荷、Ｑｌは負
（■ｊと直列なＭＩＳＩ−ランジスタ、Ｒ１，Ｒ２゜Ｑ
２．Ｑ３．Ｑ８・・・・・・は制御電圧回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１図 第８図 第４図 Ａ′；５図 第０１隠ｉ 第′７図 手続、補正１勺（自発） ＩＪ目Δ・１」５９年１１月２２日 １芋ｄ干庁艮′目′ 志 賀 字 殿 −：１ 一゛−１ １、Ａ１１ｆ−１−の表示 １１目＋ｕ ５ ８ ！ｌｌに（ヶ。ｆｌ−ル５（第
２１２０８３ 季少２、発明の名イ９Ｊｉ 屯土変侯回路 ３、 ｆ＋Ｉｉ正奮する者 ４ｊ件との関祇 ｚ１今、ｒＦ出願人 ＩＪＥ ノツ［円１茅川示川１’ｌｉｄ市中ｊＪｉ ｌ
Ｉ−１＝小田中１０１５ ｌｊ地名称 （５２２）ＩＡ
士通体式＋２社 代次省 山 本 早 與 ４、Ｋ 埋 人 Ｔ１０１ １五 ノツ「 来示４＋３士ｌＣ用区宕４−１ｊ”Ｊ’
３Ｊ″１４ｍ５夛第−米ヒルＬ１．６ （７υ１７）計
理± ［（゛ 柳 □・ ：イ、ざ・、ｌＩ ５、イ山正＋ｊｉ箭の日刊 な し ６、 ＋’＋ｌＬｎ二Ｖこより工胃刀■する元・力の奴
な し８捕旧の内存 （１）明ｌ１ｌＩＩＩ書第６負１８行のｒ２Ｒ１＝ＲＺ
Ｊ勿「Ｒ１−２Ｒ２」に補正する。 （２）同第７貞２行の自宅１＝２■尤２」ｔｒｚｌζ１
＝Ｒ２Ｊに袖ＩＥする。 （３）同７４７Ｊｌｌ何の「ｎ−ＩｎＪをｌ−ｎ −ｍ
ｌ Ｊに補正する。
Claims (2)
- （１）負荷と直列になって電源間に接続されるＭＸＳト
ランジスタと、 該Ｍ Ｉ Ｓ Ｉ−ランジスタのゲートに、電源電圧を
分割しかつ該Ｍ Ｉ Ｓ＋−ランジスタのしきい値電圧
を補償して負荷に該電源電圧を分割した電圧を供給さセ
る、インピーダンス手段とＭＩＳトランジスタからなる
ゲート電圧制御回路とを備えることを特徴とする電圧変
換回路。 - （２）前記インピーダンス手段が抵抗から成ることを特
徴とする特許請求の範囲第１項記載の電圧変換回路。 （３１１ｉＩＪ 記インピーダンス手段がデプレション
トランジスタから成ることを特徴とする特許請求の範囲
第１項記載の電圧変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58212083A JPS60103827A (ja) | 1983-11-11 | 1983-11-11 | 電圧変換回路 |
| KR1019840006602A KR890003032B1 (ko) | 1983-11-11 | 1984-10-24 | 전압 변환 회로 |
| DE8484307636T DE3468794D1 (en) | 1983-11-11 | 1984-11-06 | Voltage converting circuit |
| EP84307636A EP0145254B1 (en) | 1983-11-11 | 1984-11-06 | Voltage converting circuit |
| US07/015,529 US4692689A (en) | 1983-11-11 | 1987-02-12 | FET voltage reference circuit with threshold voltage compensation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58212083A JPS60103827A (ja) | 1983-11-11 | 1983-11-11 | 電圧変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103827A true JPS60103827A (ja) | 1985-06-08 |
| JPH0578211B2 JPH0578211B2 (ja) | 1993-10-28 |
Family
ID=16616584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58212083A Granted JPS60103827A (ja) | 1983-11-11 | 1983-11-11 | 電圧変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4692689A (ja) |
| EP (1) | EP0145254B1 (ja) |
| JP (1) | JPS60103827A (ja) |
| KR (1) | KR890003032B1 (ja) |
| DE (1) | DE3468794D1 (ja) |
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