JPS60106100A - 半導体メモリの試験方法 - Google Patents
半導体メモリの試験方法Info
- Publication number
- JPS60106100A JPS60106100A JP58213306A JP21330683A JPS60106100A JP S60106100 A JPS60106100 A JP S60106100A JP 58213306 A JP58213306 A JP 58213306A JP 21330683 A JP21330683 A JP 21330683A JP S60106100 A JPS60106100 A JP S60106100A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- pattern
- test
- testing
- good
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は半辱体メ王りの試験方法に閃する。本発明によ
る方法はデバイスの開発、ｄり計の初萌段階における特
性評価、あるいはデバイスの不良分析等に用いられる。
る方法はデバイスの開発、ｄり計の初萌段階における特
性評価、あるいはデバイスの不良分析等に用いられる。
技術の背景
工ａメモリの集積化が進むにつれて、ＩＯチップは部品
としてとられるよりも機能デバイスあるいは機器と呼ぶ
のが適当なほどの多くの機能を内在している。そのため
互換性のあるでバイスであってもその内容は多様であり
、特性評価、試験法などがまずます複雑になってきてい
る。
としてとられるよりも機能デバイスあるいは機器と呼ぶ
のが適当なほどの多くの機能を内在している。そのため
互換性のあるでバイスであってもその内容は多様であり
、特性評価、試験法などがまずます複雑になってきてい
る。
一方、試験時間は記憶容量の増大につれて加速度的に増
え、試験コストの全コストに占める割合は急速に増え、
今後は能率のよい試験と評価の方法の確立が増々重要性
を帯びてきている。
え、試験コストの全コストに占める割合は急速に増え、
今後は能率のよい試験と評価の方法の確立が増々重要性
を帯びてきている。
従来技術と間角点
従来、メモリ試験における試験デバイスの評価方法には
次の３種類が主として用いられている。
次の３種類が主として用いられている。
すなわち、第１はパターンデバッカーによるもので、こ
れは成る試験パターンを作成した場合、その試１シ′ヘ
パターン自体に問題がないかどうかを４１．１べるため
、ソフト的なデパック機能を有するもので、その内部の
パターン発生器に所定のタイミング、レベル等の信号が
与えられ、その出力に基づいて試験デバイスがソフト的
およびハード的に正しく動作しているが百かを調査する
方法である。第２６１ 不Ｑ ヒツトマツプによるもの
で、メモリセルのマツプ上のどこの番地に不良が存在す
るかを所定の試験パターンにより表示し、これにより不
良のメモリセルの１１ｒ地および不ｍ時のｔＵＪ待値岱
報を知ることができる。第６はシュムー（ＳＨＭＯＯ）
と称するプログラムによる方法で、これは試験デバイス
の昂ｒ作特性の範ν（１を調査するために使用され、タ
イミング、レベル等の条件を変えたとき特性はどのよう
に素化するが不良の分布はどうなるが等を示すものであ
る。
れは成る試験パターンを作成した場合、その試１シ′ヘ
パターン自体に問題がないかどうかを４１．１べるため
、ソフト的なデパック機能を有するもので、その内部の
パターン発生器に所定のタイミング、レベル等の信号が
与えられ、その出力に基づいて試験デバイスがソフト的
およびハード的に正しく動作しているが百かを調査する
方法である。第２６１ 不Ｑ ヒツトマツプによるもの
で、メモリセルのマツプ上のどこの番地に不良が存在す
るかを所定の試験パターンにより表示し、これにより不
良のメモリセルの１１ｒ地および不ｍ時のｔＵＪ待値岱
報を知ることができる。第６はシュムー（ＳＨＭＯＯ）
と称するプログラムによる方法で、これは試験デバイス
の昂ｒ作特性の範ν（１を調査するために使用され、タ
イミング、レベル等の条件を変えたとき特性はどのよう
に素化するが不良の分布はどうなるが等を示すものであ
る。
しかしながら、上述した卯々の方法において、例えは゛
パターン・デバッカーは、プログラムのソフト的および
ハード的デパックのみが行なわれるものであり、デバイ
スそのものの評価は行なわれ７ｊイ。ソフト的には、理
論的に発生可能なアドレス発生、書き込み／期待値デー
タ発生、ｗＲ工ＴＫ／ＲＥ！ＡＤ等の信号が記述されて
いるが、又は、プログラム作成者が意図する各信号の光
生状紳となっているかを検出する。一方、ハード的には
、ソフト的に発生可能であってもパターン発生器のハー
ド的制約又はハードの不良等によりパターンが発生でき
ない等の問題を検出するものである。さらに、不良ビッ
トマツプによる方法では、あるタイミング・レベル条件
で、あるパターンを使用した時の不良ヒツトの位置を最
終的結果として示すものであり、不良の場合にどのよう
なアドレッシング、ＷＲ工ＴＥ、ＲＥＡＤをした時に不
良になったかまでは不明である。すなわち、隣接するセ
ルによる影響か、跡れた位置のセルによる影響によるも
のか、までは不明である。
パターン・デバッカーは、プログラムのソフト的および
ハード的デパックのみが行なわれるものであり、デバイ
スそのものの評価は行なわれ７ｊイ。ソフト的には、理
論的に発生可能なアドレス発生、書き込み／期待値デー
タ発生、ｗＲ工ＴＫ／ＲＥ！ＡＤ等の信号が記述されて
いるが、又は、プログラム作成者が意図する各信号の光
生状紳となっているかを検出する。一方、ハード的には
、ソフト的に発生可能であってもパターン発生器のハー
ド的制約又はハードの不良等によりパターンが発生でき
ない等の問題を検出するものである。さらに、不良ビッ
トマツプによる方法では、あるタイミング・レベル条件
で、あるパターンを使用した時の不良ヒツトの位置を最
終的結果として示すものであり、不良の場合にどのよう
なアドレッシング、ＷＲ工ＴＥ、ＲＥＡＤをした時に不
良になったかまでは不明である。すなわち、隣接するセ
ルによる影響か、跡れた位置のセルによる影響によるも
のか、までは不明である。
一方、上述した試価方法に用いる試問パターンには従来
種々の方法があるが、標準的なものとしてギャロップパ
ターンがあり、このギャロ、プパターンではチップ内の
すべてのビットの読み書きの影響を試験するためけ１ｆ
述した各オ〜１（のＪ・ｌ’ （＋Ｉｌｉ方法により得
られるデータのための試験Ｈ４ｉ’ ｌｉｌが非常に長
くかかり、それにより能率の低下となり結果的に試験コ
ストの上昇となっている。
種々の方法があるが、標準的なものとしてギャロップパ
ターンがあり、このギャロ、プパターンではチップ内の
すべてのビットの読み書きの影響を試験するためけ１ｆ
述した各オ〜１（のＪ・ｌ’ （＋Ｉｌｉ方法により得
られるデータのための試験Ｈ４ｉ’ ｌｉｌが非常に長
くかかり、それにより能率の低下となり結果的に試験コ
ストの上昇となっている。
発明の目的
本発明の目的は、上述した問題点に鑑み、所定の試験パ
ターンを用いてパターン発生器によるソフト的おにびハ
ード的デバッグ伎龍と成る条件における不良ビットマツ
プとシュムーによる試と、Ｑデバイスの動作１１１（４
囲１ｉｉｆｆｉ査（残能とを兼ね備えた桟能を有し、こ
れによりアドレス時、読出しｉ、ｔ、、占込み時、ある
いはタイミング、レベル等の設定時に不良ビットの存在
イト１所の発見がＵＪ能な能「１ｊ１的な不良ビットマ
ツプの取得をｉｉＴ ｔＷ：とし、試験デバイスのＪ：
ｉｌｉ々の不良モードの発見をｕｆ能にする２１駆メ俸
メモリの試験方法を提供することにある。
ターンを用いてパターン発生器によるソフト的おにびハ
ード的デバッグ伎龍と成る条件における不良ビットマツ
プとシュムーによる試と、Ｑデバイスの動作１１１（４
囲１ｉｉｆｆｉ査（残能とを兼ね備えた桟能を有し、こ
れによりアドレス時、読出しｉ、ｔ、、占込み時、ある
いはタイミング、レベル等の設定時に不良ビットの存在
イト１所の発見がＵＪ能な能「１ｊ１的な不良ビットマ
ツプの取得をｉｉＴ ｔＷ：とし、試験デバイスのＪ：
ｉｌｉ々の不良モードの発見をｕｆ能にする２１駆メ俸
メモリの試験方法を提供することにある。
発明の１ｉｆＩ成
この目的は、本う６明によれは、半導体メモリに人力す
るための試１・、す）データ、アドレス１．１号４．６
よび１１ｉ１１ ＊ｕｌ信号を発生ずるパターン発生器
と、１棟パターン発生器の出力と該半導体メモリの出力
とを比較する比較器と、該比軟器から出力される比１１
ス結果を記憶するメモリとを設け、該メモリには該比１
ｌｔｚ結果と同時に該試験データ、アドレス信号および
１１ｉ１Ｊ御信号の情報を記憶し、該メモリ内に試１四
のＩｆ、Ｊ歴を残すようにしたことを特徴とする半導体
メモリの試験方法、を提供することにより達成される。
るための試１・、す）データ、アドレス１．１号４．６
よび１１ｉ１１ ＊ｕｌ信号を発生ずるパターン発生器
と、１棟パターン発生器の出力と該半導体メモリの出力
とを比較する比較器と、該比軟器から出力される比１１
ス結果を記憶するメモリとを設け、該メモリには該比１
ｌｔｚ結果と同時に該試験データ、アドレス信号および
１１ｉ１Ｊ御信号の情報を記憶し、該メモリ内に試１四
のＩｆ、Ｊ歴を残すようにしたことを特徴とする半導体
メモリの試験方法、を提供することにより達成される。
実施例
添付図面は、本発明による一実施例としての半導体メモ
リの試験方法を実施する装置を示すブロック柄（図であ
る。同曲において、１はタイミング発生器、２はパター
ンうｄ止器、６は波形整形およびレベル発生回路、４は
評価される試験デバイス、５は比較回路、そして６は試
験パターンメモリである。
リの試験方法を実施する装置を示すブロック柄（図であ
る。同曲において、１はタイミング発生器、２はパター
ンうｄ止器、６は波形整形およびレベル発生回路、４は
評価される試験デバイス、５は比較回路、そして６は試
験パターンメモリである。
このような構成において、タイミング発生器１は、所定
のアドレス信号、データ入力、ライトイネイブル、セレ
クト信号等に対してタイミングを！ｊ・えるための基準
クロック信号φ８と後述する比較回路５における出力比
較のタイミングに用いられる比較タイミング信号φ を
発生する。パターン発生器２け、試験パターンとして例
えばギャロップパターンを入力データ（Ｄｉｎ ）とし
てストアし、さらにアドレス信号（ＡＤＤ） 、ライト
イネイブル信号（ｗ’ｇ ） 、チップの選択を行うセ
レクト信号（Ｏ８）をスト’７’する。波形整形および
レベル発生回路３は、パターン発生器２より発生された
試験パターンに所定のタイミング、レベル、波形等を与
えて試験デバイス４に供給する。比較回路５は、パター
ン発生器２からの試験パターン（期待値）出力試験デバ
イス４からの出力とを比Ｑｉｒ／ Ｌ／良／否ｆｆｌ報
として出力しリアルタイム試験パターンメモリ６にスト
アする。試験パターンメモリ乙には、波形整形およびレ
ベル発生口ｆｌ！ｆ’ｒ ３からの実際に試験デバイス
４に人力された入カバターンとパターン発生器２からの
期待値試験パターンと試験デバイス４からの良／否情報
が入力され、従ってメモリ６には試験パターンのステッ
プナンバー、実際と期待のアドレス入力、ＷＲＩＴＥ／
ＲＥＡＤ情報、書込みデータ、読出しデータ、良／否情
報等がストアされる。メモリ乙にストアされた情報は出
力機器例えば表示装置に対応する速度で読出され実際の
メモリセルの配置に変換されて表示される。さらにメモ
リ乙には種々の試験パターンの発生する手順がストアさ
れ、また、このシーケンスと同時にその各時点の良品セ
ル、不・良品セルのデータがストアされるので、どうい
うアドレッシングの仕方により不良セルを生じたか後は
どＪ、ｊ、（査することができる。このようにパターン
発生器のソフト的およびハード的デパック佃能では不良
を生じていないが、システム本体の不良等によって実際
の試験デバイスへの入力信号のｂ’Ｉｓ常により不良と
なった場合にも期待入力と実１亭の入力との相異を視覚
的に確ｊＭすることが可能である。
のアドレス信号、データ入力、ライトイネイブル、セレ
クト信号等に対してタイミングを！ｊ・えるための基準
クロック信号φ８と後述する比較回路５における出力比
較のタイミングに用いられる比較タイミング信号φ を
発生する。パターン発生器２け、試験パターンとして例
えばギャロップパターンを入力データ（Ｄｉｎ ）とし
てストアし、さらにアドレス信号（ＡＤＤ） 、ライト
イネイブル信号（ｗ’ｇ ） 、チップの選択を行うセ
レクト信号（Ｏ８）をスト’７’する。波形整形および
レベル発生回路３は、パターン発生器２より発生された
試験パターンに所定のタイミング、レベル、波形等を与
えて試験デバイス４に供給する。比較回路５は、パター
ン発生器２からの試験パターン（期待値）出力試験デバ
イス４からの出力とを比Ｑｉｒ／ Ｌ／良／否ｆｆｌ報
として出力しリアルタイム試験パターンメモリ６にスト
アする。試験パターンメモリ乙には、波形整形およびレ
ベル発生口ｆｌ！ｆ’ｒ ３からの実際に試験デバイス
４に人力された入カバターンとパターン発生器２からの
期待値試験パターンと試験デバイス４からの良／否情報
が入力され、従ってメモリ６には試験パターンのステッ
プナンバー、実際と期待のアドレス入力、ＷＲＩＴＥ／
ＲＥＡＤ情報、書込みデータ、読出しデータ、良／否情
報等がストアされる。メモリ乙にストアされた情報は出
力機器例えば表示装置に対応する速度で読出され実際の
メモリセルの配置に変換されて表示される。さらにメモ
リ乙には種々の試験パターンの発生する手順がストアさ
れ、また、このシーケンスと同時にその各時点の良品セ
ル、不・良品セルのデータがストアされるので、どうい
うアドレッシングの仕方により不良セルを生じたか後は
どＪ、ｊ、（査することができる。このようにパターン
発生器のソフト的およびハード的デパック佃能では不良
を生じていないが、システム本体の不良等によって実際
の試験デバイスへの入力信号のｂ’Ｉｓ常により不良と
なった場合にも期待入力と実１亭の入力との相異を視覚
的に確ｊＭすることが可能である。
発明の効果
本発明によって、試験デバイスの４１１（々の不良モー
ドの発見が１」能となり試験方法を大幅に同上さ−する
ことかできる。
ドの発見が１」能となり試験方法を大幅に同上さ−する
ことかできる。
添（＝Ｊ図同曲本発明による一実施例としての半導体メ
モリの試験方法を実施する装置１′￥のブロック線図で
ある。 （符号の説明） １・・・タイミング発生器、２・・・パターン発生器、
６・・・波形整形およびレベル発生回路、４・・・試験
デバイス、５・・・比較回路、６・・・試験パターンメ
モリ。 １□１ｄ′１・（Ｊ、ｉ Ｉ’・１ｊｊ人富士通株式会
社 ９；４゛許ＩＪ ｌ ｌ！＋＋４ 代理人弁理士 青
木 ＱＪｊ 弁ｐ１１士西舘和之 弁理士内ｌｊ」幸男 コ醪１１士山口昭之
モリの試験方法を実施する装置１′￥のブロック線図で
ある。 （符号の説明） １・・・タイミング発生器、２・・・パターン発生器、
６・・・波形整形およびレベル発生回路、４・・・試験
デバイス、５・・・比較回路、６・・・試験パターンメ
モリ。 １□１ｄ′１・（Ｊ、ｉ Ｉ’・１ｊｊ人富士通株式会
社 ９；４゛許ＩＪ ｌ ｌ！＋＋４ 代理人弁理士 青
木 ＱＪｊ 弁ｐ１１士西舘和之 弁理士内ｌｊ」幸男 コ醪１１士山口昭之
Claims (1)
- １、 半導体メモリに入力するだめの試験データ、アド
レス信号および制御信号を発生するパターン発生器と、
該パターン発生器の出力と該半導体メモリの出力とを比
較する比較器と、該比１１９器から出力される比較結果
を記憶するメモリとを設け、該メモリには該比較結果と
同時に該試験データ、アドレス信号および制御信号の１
７＋７報をｉ？を月ζ′！シ、該メモリ内に試１！ｌ（
の１瑠歴を残すようにしたことを１、Ｉ徴とする半ダ゛
１体メモリの試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213306A JPS60106100A (ja) | 1983-11-15 | 1983-11-15 | 半導体メモリの試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213306A JPS60106100A (ja) | 1983-11-15 | 1983-11-15 | 半導体メモリの試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60106100A true JPS60106100A (ja) | 1985-06-11 |
Family
ID=16636942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58213306A Pending JPS60106100A (ja) | 1983-11-15 | 1983-11-15 | 半導体メモリの試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60106100A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55113200A (en) * | 1979-02-22 | 1980-09-01 | Nec Corp | Checking method for ic memory |
| JPS5673363A (en) * | 1979-11-21 | 1981-06-18 | Advantest Corp | Testing device of ic |
-
1983
- 1983-11-15 JP JP58213306A patent/JPS60106100A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55113200A (en) * | 1979-02-22 | 1980-09-01 | Nec Corp | Checking method for ic memory |
| JPS5673363A (en) * | 1979-11-21 | 1981-06-18 | Advantest Corp | Testing device of ic |
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