JPS60106164A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60106164A JPS60106164A JP58214495A JP21449583A JPS60106164A JP S60106164 A JPS60106164 A JP S60106164A JP 58214495 A JP58214495 A JP 58214495A JP 21449583 A JP21449583 A JP 21449583A JP S60106164 A JPS60106164 A JP S60106164A
- Authority
- JP
- Japan
- Prior art keywords
- region
- resist film
- base region
- base
- ion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１１発明の技術分野
本発明は半導体記憶装置、詳しくはバイポーラメモリの
セル構造の改良に関する゛ものである。
セル構造の改良に関する゛ものである。
（２）技術の背景
第１図（ａｌの断面図と（ｂｌの平面図に示されるバイ
ポーラメモリセルが知られζおり、同図において、■は
ｐ型シリコン基板、２は貫１＋型埋没層２よりも深く形
成されたＵ溝、５ばＵｉＭｉ４の表面に形成された５ｉ
０２膜、６はＵ溝を埋めたドープされていない多結晶シ
リコン（ポリシリコン）によって形成されるアイソレー
ション、７はチャネルカット層、８はベース領域、９と
１０はｐ型層、１１はへ一スコンタクト領域、１２はセ
レクＬ （ｓｅｌｅｃｔ）エミッタ領域、１３はホール
ト”（１＋ｏｌｄ）エミッタ領域、Ｗはワード線、Ｂば
ヒツト線、［Ｓはセレクトエミッタ電極、Ｅはボールド
エミッタ電極、１４は５ｉ０２１漠をそれぞれ示す。
ポーラメモリセルが知られζおり、同図において、■は
ｐ型シリコン基板、２は貫１＋型埋没層２よりも深く形
成されたＵ溝、５ばＵｉＭｉ４の表面に形成された５ｉ
０２膜、６はＵ溝を埋めたドープされていない多結晶シ
リコン（ポリシリコン）によって形成されるアイソレー
ション、７はチャネルカット層、８はベース領域、９と
１０はｐ型層、１１はへ一スコンタクト領域、１２はセ
レクＬ （ｓｅｌｅｃｔ）エミッタ領域、１３はホール
ト”（１＋ｏｌｄ）エミッタ領域、Ｗはワード線、Ｂば
ヒツト線、［Ｓはセレクトエミッタ電極、Ｅはボールド
エミッタ電極、１４は５ｉ０２１漠をそれぞれ示す。
第１図に示す素子は下記の工程で形成される。
ｎ型埋没層２、エピタキシャル層３が作られたｐ型シリ
コン基板ｌに通當の技術で埋没層２よりも深いＵ溝４を
掘り、チャネルカット層７を作り、５ｉ０２膜５を形成
し、ポリシリコンを埋め込んでアイソレーション６を形
成した後に、機械的化学的ポリツシングによってアイソ
レーション６０表面を平坦化する。
コン基板ｌに通當の技術で埋没層２よりも深いＵ溝４を
掘り、チャネルカット層７を作り、５ｉ０２膜５を形成
し、ポリシリコンを埋め込んでアイソレーション６を形
成した後に、機械的化学的ポリツシングによってアイソ
レーション６０表面を平坦化する。
次いでアイソレーション６のポリシリコンの表面に酸化
膜６ａを形成する。そのためには窒化膜（図示せず）を
基板全面に被着し、それをバターニングしてアイソレー
ション６のポリシリコン表面を露出した後に選択酸化法
によって前記露出した表面を酸化する。次いで窒化膜を
エツチングで除去する。
膜６ａを形成する。そのためには窒化膜（図示せず）を
基板全面に被着し、それをバターニングしてアイソレー
ション６のポリシリコン表面を露出した後に選択酸化法
によって前記露出した表面を酸化する。次いで窒化膜を
エツチングで除去する。
次いで全面にレジスト膜（図示せず）を形成しｐ型層９
．１０を作るための不純物拡散のためにレジスト膜に窓
開きをなし、ｐ型不純物をイオン注入法で注入し、レジ
ストＩＩを除去し、アニールを行って注入したイオンを
活性化する。
．１０を作るための不純物拡散のためにレジスト膜に窓
開きをなし、ｐ型不純物をイオン注入法で注入し、レジ
ストＩＩを除去し、アニールを行って注入したイオンを
活性化する。
次に、ベース領域８を作るために、全面にレジスト膜（
図示せず）を塗布形成し、このレジスト膜の窓開きをな
してｐ型不純物をイオン注入法で注入してベース領域８
を作り、レジスト膜を除去する。 。
図示せず）を塗布形成し、このレジスト膜の窓開きをな
してｐ型不純物をイオン注入法で注入してベース領域８
を作り、レジスト膜を除去する。 。
次にベースコンタクト領域１１を作るために全面にレジ
スト膜（図示せず）を塗布し、このレジス（・膜に窓開
きをなし、ｐ型不純物をイオン注入法で注入し、レジス
ト膜を除去する。
スト膜（図示せず）を塗布し、このレジス（・膜に窓開
きをなし、ｐ型不純物をイオン注入法で注入し、レジス
ト膜を除去する。
次にホールドエミッタ領域１３とセレクトエミッタ領域
１２を作るために、全面にレジス）ＩＩを塗布し、この
レジスト膜をバターニングし、ｎ型不純物をイオン注入
法で注入し、レジストを除去し、アニールにようて注入
イオンを活性化する。
１２を作るために、全面にレジス）ＩＩを塗布し、この
レジスト膜をバターニングし、ｎ型不純物をイオン注入
法で注入し、レジストを除去し、アニールにようて注入
イオンを活性化する。
次いで５ｉ０２膜１％１４を形成し、それの窓開きをな
した後に、ワード線Ｗ１ビット線Ｂ、口、ＩＥＳＸｂお
よびコレクタ電極Ｃを形成する。なお第１図（Ｃ１は第
１図ｔａｌの素子の等価回路図である。
した後に、ワード線Ｗ１ビット線Ｂ、口、ＩＥＳＸｂお
よびコレクタ電極Ｃを形成する。なお第１図（Ｃ１は第
１図ｔａｌの素子の等価回路図である。
（３）従来技術と問題点
ｐ型層９、エピタキシャル層７、ｐ型層１０によって構
成されるＰＮＰ接合は第１図（Ｃ）に点線で囲んだ部分
で構成されるが、従来ばこのＩＩＮＰ接合をベース領域
８と図に見て左のアイソレーション６０間に作ったため
にかなりの面積がとられた。バイポーラメモリセルの集
積度を高める見地力・ら番よ、この”ＰＮＰ接合の構造
を小型化すること力（要求される。加えて、上記した工
程はその数カ（多む）ため、メモリセルの製造歩留りを
向上するため工程数を減少することも要求される。
成されるＰＮＰ接合は第１図（Ｃ）に点線で囲んだ部分
で構成されるが、従来ばこのＩＩＮＰ接合をベース領域
８と図に見て左のアイソレーション６０間に作ったため
にかなりの面積がとられた。バイポーラメモリセルの集
積度を高める見地力・ら番よ、この”ＰＮＰ接合の構造
を小型化すること力（要求される。加えて、上記した工
程はその数カ（多む）ため、メモリセルの製造歩留りを
向上するため工程数を減少することも要求される。
（４）発明の目的
本発明は上記従来の問題に鑑み、ノくイｄｆ−ラメモリ
のセル構造において高密度化が実現され、（Ｊｌ・せて
より少ない工程数で製造されうる）くイ」ζ−ラメモリ
を提供することを目的とする。
のセル構造において高密度化が実現され、（Ｊｌ・せて
より少ない工程数で製造されうる）くイ」ζ−ラメモリ
を提供することを目的とする。
（５）発明の構成
／゛′ そしてこの目的は本発明によれ番よ、半導イ本
基１反と逆導電型の埋没層とエピタキシャル層と力（順
次形成され、前記埋没層よりも深く形成されたアイソレ
ーションで囲まれた前記エピタキシャル層１内に一方の
アイソレーションに接して半導体基板と同導電型のベー
ス領域が設けられ、このベース領域は絶縁層で分離され
、分離されたベース領域の前記一方のアイソレーション
に近１．Ｎ領域Ｇこ番より−ド線が接続され、他方のベ
ース領域内にはセレクトエミッタ領域、ホールドエミ・
ツタ領域、ベースコンタクト領域が形成され、バイポー
ラメモリのＰＮＰ接合は前記ワード線が接続されたベー
ス領域、エピタキシャル層および他方のベース領域によ
って構成されたことを特徴とする半導体記憶装置を提供
することによって達成される。
基１反と逆導電型の埋没層とエピタキシャル層と力（順
次形成され、前記埋没層よりも深く形成されたアイソレ
ーションで囲まれた前記エピタキシャル層１内に一方の
アイソレーションに接して半導体基板と同導電型のベー
ス領域が設けられ、このベース領域は絶縁層で分離され
、分離されたベース領域の前記一方のアイソレーション
に近１．Ｎ領域Ｇこ番より−ド線が接続され、他方のベ
ース領域内にはセレクトエミッタ領域、ホールドエミ・
ツタ領域、ベースコンタクト領域が形成され、バイポー
ラメモリのＰＮＰ接合は前記ワード線が接続されたベー
ス領域、エピタキシャル層および他方のベース領域によ
って構成されたことを特徴とする半導体記憶装置を提供
することによって達成される。
（６）発明の実施例
以下本発明実施例を図面によって詳説する。
第１図（ａ）と（ｂｌに類似の第２図（ａｌと（ｂｌに
は本発明実施例の断面図と平面図が示され、先ず当該実
施例の製造工程を同図を参照して説明する。なお第、１
図において図示した部分と同じ部分は同一符号を付して
表示する。
は本発明実施例の断面図と平面図が示され、先ず当該実
施例の製造工程を同図を参照して説明する。なお第、１
図において図示した部分と同じ部分は同一符号を付して
表示する。
ｎ ＋型ｊｍ没１ｉｔ ２、エピタキシャル層３が形成
されたｐ型シリコン載板１に従来と同様にＵ溝４を形成
し、ポリシリコンを埋め込んでアイソレーション６を作
る。
されたｐ型シリコン載板１に従来と同様にＵ溝４を形成
し、ポリシリコンを埋め込んでアイソレーション６を作
る。
従来例の場合と同様にポリ・ノシングをなした後に全面
に窒化膜を被着し、それをアイ゛ル−ジョン６の表面と
ベース形成予定領域に設ける素子分離絶縁屓１５のみを
露出する如（にバターニング゛し、選択酸化法によって
酸化膜６ａと絶縁Ｊｍ１５を形成する。この素子分離用
の絶縁層１５が形成されるところが従来例と異なるが、
それの形成は従来の工程数を増やすものではない。
に窒化膜を被着し、それをアイ゛ル−ジョン６の表面と
ベース形成予定領域に設ける素子分離絶縁屓１５のみを
露出する如（にバターニング゛し、選択酸化法によって
酸化膜６ａと絶縁Ｊｍ１５を形成する。この素子分離用
の絶縁層１５が形成されるところが従来例と異なるが、
それの形成は従来の工程数を増やすものではない。
次いで窒化膜をエツチング除去する。
次に全面にレジスト膜（面示−Ｕず）を塗布形成し、そ
れをバターニングした後にイオン注入法Ｇこよってベー
ス領域８を形成し、レジス） １１％を除去する。この
工程は従来例と同様であるが、イオン注入法のアニール
は行われない。
れをバターニングした後にイオン注入法Ｇこよってベー
ス領域８を形成し、レジス） １１％を除去する。この
工程は従来例と同様であるが、イオン注入法のアニール
は行われない。
次いで再び全面にレジスト膜を塗布形成し、ベースコン
タクトＩＩを作る不純物のイオン注入ノだめの窓開きを
なしミル型不純物のイオン注入をなし、レジスト膜を除
去する。
タクトＩＩを作る不純物のイオン注入ノだめの窓開きを
なしミル型不純物のイオン注入をなし、レジスト膜を除
去する。
再び全面にレジス日俯を形成し、セレクトエミッタ領域
、ホールドエミッタ領域を作る不純物のイオン注入のた
めの窓開きをなし、ｎ型不純物をイオン注入する。
、ホールドエミッタ領域を作る不純物のイオン注入のた
めの窓開きをなし、ｎ型不純物をイオン注入する。
次いでレジスト膜を除去しアニールを行い、注入したイ
オンを活性化する。以後の工程は従来と同じである。
オンを活性化する。以後の工程は従来と同じである。
上記の工程で作られた第２図（ａｌの断面図で示す素子
の平面図は第２図（ｂ）に示され、この素子の等価回路
図は第１図（Ｃ１に示されるものと同様である。
の平面図は第２図（ｂ）に示され、この素子の等価回路
図は第１図（Ｃ１に示されるものと同様である。
第１図と第２図の比較から理解される如く、本発明実施
例においては、ｐ型層１０を省き、ＰＮＰ接合の形成は
ポリッシング後の酸化でベース領域を分離する形態をと
るごとにより（第２図（ｂｌにＩＩＮＰで示す）チップ
面積が２０％〜３０％減少され、またスイッチング速度
が改良されただけでなく、従来の場合に比ベニ程数が２
〜３少なくなった。
例においては、ｐ型層１０を省き、ＰＮＰ接合の形成は
ポリッシング後の酸化でベース領域を分離する形態をと
るごとにより（第２図（ｂｌにＩＩＮＰで示す）チップ
面積が２０％〜３０％減少され、またスイッチング速度
が改良されただけでなく、従来の場合に比ベニ程数が２
〜３少なくなった。
（７）発明の効果
以上詳細に説明した如く本発明によれば、従来よりも少
ない工程で、チップ面積が２０％〜３０％と減少し、ス
イッチングスピードが改良されたバイポーラメモリ （
例えばＩＩＡＭ）が提供され、半導体集積回路の高集積
化と製造歩留りの向上にりＪ果大である。
ない工程で、チップ面積が２０％〜３０％と減少し、ス
イッチングスピードが改良されたバイポーラメモリ （
例えばＩＩＡＭ）が提供され、半導体集積回路の高集積
化と製造歩留りの向上にりＪ果大である。
第１図（ａ）、（ｂｌ、（Ｃ１ば従来のバイポーラメモ
リセルのｌｌｉ面図、平面図、等価回路図、第２図ｆａ
）と（ｂ）は本発明実施例であり第１図（ａｌと（ｂｌ
に対応する断面図と平面図である。 １−ｐ型シリコン基板、２− ｎ＋型埋没層、３−エビ
クキシャル層、４・−Ｕ堝、５−３ｉ０２膜、６−アイ
ソレーション、７−チャネルカプト層、８−ベース領域
、
リセルのｌｌｉ面図、平面図、等価回路図、第２図ｆａ
）と（ｂ）は本発明実施例であり第１図（ａｌと（ｂｌ
に対応する断面図と平面図である。 １−ｐ型シリコン基板、２− ｎ＋型埋没層、３−エビ
クキシャル層、４・−Ｕ堝、５−３ｉ０２膜、６−アイ
ソレーション、７−チャネルカプト層、８−ベース領域
、
Claims (1)
- 半導体基板と逆導電型の埋没層とエピタキシャル層とが
順次形成され、前記埋没層よりも深く形成されたアイソ
レーションで囲まれた前記エピタキシャル層内に一方の
アイソレーションに接して半導体基板と同導電型のベー
ス領域が設けられ、このベース領域は絶縁層で分離され
、分離されたベース’ｄ５ Ｊｇの前記一方のアイソレ
ーションに近い領域にはワード線が接続され、他方のベ
ース領域内にはセレクトエミッタ領域、ホールドエミッ
タ領域、ヘースコンタクト領域が形成され、バイポーラ
メモリのＰＮ１１接合は前記ワード線が接続されたベー
ス領域、エピタキシャル層および他方のベース領域によ
って構成されたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58214495A JPS60106164A (ja) | 1983-11-15 | 1983-11-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58214495A JPS60106164A (ja) | 1983-11-15 | 1983-11-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60106164A true JPS60106164A (ja) | 1985-06-11 |
Family
ID=16656649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58214495A Pending JPS60106164A (ja) | 1983-11-15 | 1983-11-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60106164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108767A (ja) * | 1986-10-27 | 1988-05-13 | Nec Corp | メモリ回路素子 |
-
1983
- 1983-11-15 JP JP58214495A patent/JPS60106164A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108767A (ja) * | 1986-10-27 | 1988-05-13 | Nec Corp | メモリ回路素子 |
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