JPH02237151A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02237151A JPH02237151A JP1056489A JP5648989A JPH02237151A JP H02237151 A JPH02237151 A JP H02237151A JP 1056489 A JP1056489 A JP 1056489A JP 5648989 A JP5648989 A JP 5648989A JP H02237151 A JPH02237151 A JP H02237151A
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- Japan
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- memory cell
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラ・トランジスタとＣＭＯＳトラン
ジスタを１つの共通シリコン基板上に作製した半導体記
憶装置（Ｂｉ−ＣＭＯＳメモリ）に関するものである。
ジスタを１つの共通シリコン基板上に作製した半導体記
憶装置（Ｂｉ−ＣＭＯＳメモリ）に関するものである。
従来のＢｉ−ＣＭＯＳメモリでは、ｎｐｎバイポーラ・
トランジスタを使ってるためシリコン基板はｐ形に限ら
れ、またメモリセルはｎ Ｍ Ｏ Ｓ トランジスタで
構成されているのでｐ形領域となる。
トランジスタを使ってるためシリコン基板はｐ形に限ら
れ、またメモリセルはｎ Ｍ Ｏ Ｓ トランジスタで
構成されているのでｐ形領域となる。
これより、メモリセルが形成されている領域と基板は同
じ導電型となり、α線及び負電源ノイズによるソフトエ
ラーの影響を受けやすく、両者の間にｎ形区域を設けて
いた。
じ導電型となり、α線及び負電源ノイズによるソフトエ
ラーの影響を受けやすく、両者の間にｎ形区域を設けて
いた。
一方、上記半導体記憶装置の動作速度の高速化のため、
バイボーラ・トランジスタのベース領域より引出し電極
を設け、接合容量及びベース抵抗の低減をはかる構造が
とられている。更に、ＭＯＳのゲート電極をｐ形の導電
型としてバイボーラのベース電極（ｐ形）と共通化をは
かった構造も検討されている。この種の装置として関連
するものには、例えばアイー・イー・イー，エレクトロ
ンデバイス レターズ ヴイ オ エル イーデー エ
ル−８，エヌ オー１ １ （１９８７年）第５０９頁
から第５１０頁（ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＵ
ＩＣＥＬＥＴＴＥＲＳ，ＶＯＬ．ＥＤＬ−８， Ｎ［ｌ
１ １（１ ９ ８ ７） ＰＰ５０９−５１．１）に
論じられている。
バイボーラ・トランジスタのベース領域より引出し電極
を設け、接合容量及びベース抵抗の低減をはかる構造が
とられている。更に、ＭＯＳのゲート電極をｐ形の導電
型としてバイボーラのベース電極（ｐ形）と共通化をは
かった構造も検討されている。この種の装置として関連
するものには、例えばアイー・イー・イー，エレクトロ
ンデバイス レターズ ヴイ オ エル イーデー エ
ル−８，エヌ オー１ １ （１９８７年）第５０９頁
から第５１０頁（ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＵ
ＩＣＥＬＥＴＴＥＲＳ，ＶＯＬ．ＥＤＬ−８， Ｎ［ｌ
１ １（１ ９ ８ ７） ＰＰ５０９−５１．１）に
論じられている。
上記従来技術の前者では、信頼性の向上は図られている
が作製プロセスの簡略化の点について配慮がなされてお
らず、また後者ではメモリセルを小さくする点に配慮が
なされておらず、微細化に伴ってメモリセルはダイレク
トコンタクト技術を導入していているが、この技術では
コンタクト部分に接合が形成されるという問題点がある
．本発明の目的は、上記半導体記憶装置において、α線
或いは、入力端子からの負電源ノイズによるソフトエラ
ーを低減し、メモリセルの情報の信頼性の向上を図るこ
とである。
が作製プロセスの簡略化の点について配慮がなされてお
らず、また後者ではメモリセルを小さくする点に配慮が
なされておらず、微細化に伴ってメモリセルはダイレク
トコンタクト技術を導入していているが、この技術では
コンタクト部分に接合が形成されるという問題点がある
．本発明の目的は、上記半導体記憶装置において、α線
或いは、入力端子からの負電源ノイズによるソフトエラ
ーを低減し、メモリセルの情報の信頼性の向上を図るこ
とである。
本発明の目的は、高速で且つ高集積化された上記半導体
記憶装置を提供することである。
記憶装置を提供することである。
まず、ソフトエラーを低減するには、基板とメモリセル
の形成される区域とは接合で分離されている必要があり
、上記装置がｐ形基板に限られる場合は、メモリセルが
形成される区域は従来技術によらなければｎ形区域にす
る必要がある。そのため、メモリセルを構成するドライ
バＭＯＳをｐＭＯｓ｝ランジスタとし、メモリセルが形
成される区域をｎ形区域としたものである。更に、ソフ
トエラーを低減するために、バイポーラ・トランジスタ
のｎ十形埋込区域をメモリセルが形成された区域と基板
の間に設けたものである。
の形成される区域とは接合で分離されている必要があり
、上記装置がｐ形基板に限られる場合は、メモリセルが
形成される区域は従来技術によらなければｎ形区域にす
る必要がある。そのため、メモリセルを構成するドライ
バＭＯＳをｐＭＯｓ｝ランジスタとし、メモリセルが形
成される区域をｎ形区域としたものである。更に、ソフ
トエラーを低減するために、バイポーラ・トランジスタ
のｎ十形埋込区域をメモリセルが形成された区域と基板
の間に設けたものである。
また、上記の構成においてメモリセルを小さくするため
には、ダイレクトコンタクト部分に形成される接合をな
くす必要があり、ＭＯＳ部のゲート電極をＰ形の導電型
としたものである．この際、バイポーラ・トランジスタ
のベース引出し電極（ｐ形）と同じ導電型となる。
には、ダイレクトコンタクト部分に形成される接合をな
くす必要があり、ＭＯＳ部のゲート電極をＰ形の導電型
としたものである．この際、バイポーラ・トランジスタ
のベース引出し電極（ｐ形）と同じ導電型となる。
ソフトエラーを低減するために、メモリセルを構成する
ドライバＭＯＳをｐＭＯｓとすることは、メモリセルが
形成されたｎ形区域とｐ形基板を接合により分離するこ
とであり、基板まで入ってきたα線により生じた電荷は
接合によりメモリを構成するＭＯＳトランジスタまで到
達せず、誤動作を防ぐことができる。更に、メモリセル
が形成されたｎ形区域とＰ形基板の間ｎ十区域を設ける
（バイボーラ・トランジスタのｎ十形埋込区域と同時に
形成する）ことはα線により生じた電荷（特にホール）
を再結合させるのによく働き、α線によるソフトエラー
をより改善できる．また、メモリセルを小さくするため
に、ＭＯＳのゲーｌ−電極をＰ形の導電型とすることは
、ダイレクトコンタクト部分の接合の形成を防ぐことが
でき、良好なコンタクト特性が得られる。
ドライバＭＯＳをｐＭＯｓとすることは、メモリセルが
形成されたｎ形区域とｐ形基板を接合により分離するこ
とであり、基板まで入ってきたα線により生じた電荷は
接合によりメモリを構成するＭＯＳトランジスタまで到
達せず、誤動作を防ぐことができる。更に、メモリセル
が形成されたｎ形区域とＰ形基板の間ｎ十区域を設ける
（バイボーラ・トランジスタのｎ十形埋込区域と同時に
形成する）ことはα線により生じた電荷（特にホール）
を再結合させるのによく働き、α線によるソフトエラー
をより改善できる．また、メモリセルを小さくするため
に、ＭＯＳのゲーｌ−電極をＰ形の導電型とすることは
、ダイレクトコンタクト部分の接合の形成を防ぐことが
でき、良好なコンタクト特性が得られる。
以下、本発明の代表的な実施例を第１図及び第２図によ
り説明し、代表的な実施例の製造工程にフいて第３図を
用いて説明する。第４図及び第５図に他の実施例を示す
。
り説明し、代表的な実施例の製造工程にフいて第３図を
用いて説明する。第４図及び第５図に他の実施例を示す
。
まず、第１図は本発明により１つのシリコン基板上に、
作製したバイポーラ・トランジスタ、ＣＭＯＳトランジ
スタ、メモリセルの断面構造を示しており、Ａにバイポ
ーラトランジスタ、Ｂにｎ Ｍ Ｏ Ｓトランジスタ、
ＣにｐＭＯＳトランジスタ、Ｄにメモリセルが作製され
ている。本発明の特徴は、バイポーラトランジスタのベ
ース領域９より引出された電極１０ａとＭＯＳトランジ
スタのゲート電極１０ｂがｐ形の電極層から成っている
点、メモリセルのドライバＭＯＳがＰＭＯＳと成ってい
る点，更に，メモリセルが形成されているｎ形区域とＰ
形のシリコン基板の間にｎ◆形埋込区域を設けている点
である。また、、ＭＯＳトランジスタのゲート電極がｐ
形となったため，ｎＭＯＳトランジスタのゲート酸化膜
直下にはしきい電圧調整のためｎ形区域８が形成され埋
込チャネル型となる。
作製したバイポーラ・トランジスタ、ＣＭＯＳトランジ
スタ、メモリセルの断面構造を示しており、Ａにバイポ
ーラトランジスタ、Ｂにｎ Ｍ Ｏ Ｓトランジスタ、
ＣにｐＭＯＳトランジスタ、Ｄにメモリセルが作製され
ている。本発明の特徴は、バイポーラトランジスタのベ
ース領域９より引出された電極１０ａとＭＯＳトランジ
スタのゲート電極１０ｂがｐ形の電極層から成っている
点、メモリセルのドライバＭＯＳがＰＭＯＳと成ってい
る点，更に，メモリセルが形成されているｎ形区域とＰ
形のシリコン基板の間にｎ◆形埋込区域を設けている点
である。また、、ＭＯＳトランジスタのゲート電極がｐ
形となったため，ｎＭＯＳトランジスタのゲート酸化膜
直下にはしきい電圧調整のためｎ形区域８が形成され埋
込チャネル型となる。
一方．ｐＭｏｓトランジスタは表面チャネル型となる。
次に、第２図を使ってメモリセルの構成を説明する。第
２図（ａ）は等価回路、第２図（ｂ）は第２図（ａ）に
対応した平面構造を示している。
２図（ａ）は等価回路、第２図（ｂ）は第２図（ａ）に
対応した平面構造を示している。
第２図（．）に示したドライバＭＯＳＱｏｔは第１図及
び第２図（ｂ）に示すように、フィールド絶縁膜５から
露出したｎ形区域３の表面を酸化して形成したゲート酸
化膜６、ｐ形の多結晶シリコンから成るゲート電極１０
ｂ−１，このゲート電極の両側部、ソース・ドレイン領
域であるｐ十形区域１１ａより成っている。第２図（ａ
）に示したドライバＭＯＳＱｏ２は、ドライバＭＯＳＱ
ＤＩと同様に、ゲート酸化膜６ｙＰ形の多結晶シリコン
から成るゲート電極１０ｂ−２、このゲート電極の両側
部のソース・ドレイン領域であるｐ十形区域１］−ａよ
り成っている。第２図（ａ）に示したドライバＭＯ Ｓ
ＱＤＩ， ＱＤ２のゲート電極の交差接続は、ＦラＩ
’バーＭＯＳＱｏｔ（７）ゲート電＋！１０ｂ−１をド
ライバＭＯＳＱＤ２のドレイン領域の一部であるｐ十形
区域１１ａの表面に接続し、ドライバＭ Ｏ Ｓ Ｑ
ｏ ｚのゲート電極１０ｂ−２をドライバＭ Ｏ Ｓ
Ｑ Ｄ １のドレイン領域の一部であるｐ十形区域の表
面に接続することによって行っている．第２図（ａ）に
示されているトランファＭＯＳＱＴＩは、第１図及び第
２図（ｂ）に示すように、ゲート酸化膜６，ワード線Ｗ
Ｌと一体に形成されたＰ十形多結晶シリコンから成るゲ
ート電極１０ｂ−３、ソース・ドレイン領域であるｐ十
形区域１１ａとで構成されている。第２図（ａ）に示さ
れているトランファＭＯＳＱＴ２もトランファＭＯＳＱ
ＴＩと同様である。トランファＭＯＳのドレイン領域の
一部であるｐ十形区域はドライバＭＯＳのゲート電極と
接続され、ソース領域の一部であるｐ十形区域はデータ
線ＤＬに接続されている。第２図（ａ）に示されている
抵抗素子Ｒｌ，Ｒ２は、ゲート電極１０ｂ−１，１０ｂ
−２を覆っている眉間絶縁暎の上に，ゲート電極と重な
るように形成されている。この抵抗素子Ｒｌ，Ｒ２は多
結晶シリコン１３から成り、１０〜１００ＧΩ程度の抵
抗値を有するように構成されている。
び第２図（ｂ）に示すように、フィールド絶縁膜５から
露出したｎ形区域３の表面を酸化して形成したゲート酸
化膜６、ｐ形の多結晶シリコンから成るゲート電極１０
ｂ−１，このゲート電極の両側部、ソース・ドレイン領
域であるｐ十形区域１１ａより成っている。第２図（ａ
）に示したドライバＭＯＳＱｏ２は、ドライバＭＯＳＱ
ＤＩと同様に、ゲート酸化膜６ｙＰ形の多結晶シリコン
から成るゲート電極１０ｂ−２、このゲート電極の両側
部のソース・ドレイン領域であるｐ十形区域１］−ａよ
り成っている。第２図（ａ）に示したドライバＭＯ Ｓ
ＱＤＩ， ＱＤ２のゲート電極の交差接続は、ＦラＩ
’バーＭＯＳＱｏｔ（７）ゲート電＋！１０ｂ−１をド
ライバＭＯＳＱＤ２のドレイン領域の一部であるｐ十形
区域１１ａの表面に接続し、ドライバＭ Ｏ Ｓ Ｑ
ｏ ｚのゲート電極１０ｂ−２をドライバＭ Ｏ Ｓ
Ｑ Ｄ １のドレイン領域の一部であるｐ十形区域の表
面に接続することによって行っている．第２図（ａ）に
示されているトランファＭＯＳＱＴＩは、第１図及び第
２図（ｂ）に示すように、ゲート酸化膜６，ワード線Ｗ
Ｌと一体に形成されたＰ十形多結晶シリコンから成るゲ
ート電極１０ｂ−３、ソース・ドレイン領域であるｐ十
形区域１１ａとで構成されている。第２図（ａ）に示さ
れているトランファＭＯＳＱＴ２もトランファＭＯＳＱ
ＴＩと同様である。トランファＭＯＳのドレイン領域の
一部であるｐ十形区域はドライバＭＯＳのゲート電極と
接続され、ソース領域の一部であるｐ十形区域はデータ
線ＤＬに接続されている。第２図（ａ）に示されている
抵抗素子Ｒｌ，Ｒ２は、ゲート電極１０ｂ−１，１０ｂ
−２を覆っている眉間絶縁暎の上に，ゲート電極と重な
るように形成されている。この抵抗素子Ｒｌ，Ｒ２は多
結晶シリコン１３から成り、１０〜１００ＧΩ程度の抵
抗値を有するように構成されている。
この抵抗素子Ｒｌ，Ｒ２の一方の端部は、従来のメモリ
セル内のトランジスタがｎ Ｍ Ｏ Ｓの場合と異なり
、低抵抗化された同層の多結晶シリコンを通して零電位
に接続されている。
セル内のトランジスタがｎ Ｍ Ｏ Ｓの場合と異なり
、低抵抗化された同層の多結晶シリコンを通して零電位
に接続されている。
メモリセルの形成されてる領域がｎ形区域になるので、
メモリセル領域と基板の間に特別な区域を設けずに接合
が形成されるので基板に入ったα線によるソフトエラー
、入力端子からの負電源ノイズはここでカットされるの
でメモリの誤動作が低減され、信頼性を向上することが
できる．また、メモリのドライパーＭＯＳをＰ形のゲー
トとしたため、ダイレクトコンタクトが可能となり，メ
モリセルを小さくできる。
メモリセル領域と基板の間に特別な区域を設けずに接合
が形成されるので基板に入ったα線によるソフトエラー
、入力端子からの負電源ノイズはここでカットされるの
でメモリの誤動作が低減され、信頼性を向上することが
できる．また、メモリのドライパーＭＯＳをＰ形のゲー
トとしたため、ダイレクトコンタクトが可能となり，メ
モリセルを小さくできる。
第３図の（ａ）〜（ｄ）は、本実施例の各製工程におけ
る断面図である。第２図（ａ）では、まず比抵抗１０Ω
・ロ程度のｐ形シリコン基板に厚さ１０〜１００ｎｍの
酸化シリコンと窒化シリコン膜を設け、フォトレジスト
技術と既在のエッチング技術によりバイボーラトランジ
スタとｐＭＯｓトランジスタが作製される区域の窒化シ
リコン膜と酸化シリコン膜を次々エッチングする。次に
、熱拡散法により上記区域にアンチモンを拡散する。
る断面図である。第２図（ａ）では、まず比抵抗１０Ω
・ロ程度のｐ形シリコン基板に厚さ１０〜１００ｎｍの
酸化シリコンと窒化シリコン膜を設け、フォトレジスト
技術と既在のエッチング技術によりバイボーラトランジ
スタとｐＭＯｓトランジスタが作製される区域の窒化シ
リコン膜と酸化シリコン膜を次々エッチングする。次に
、熱拡散法により上記区域にアンチモンを拡散する。
その後、残っている窒化シリコン膜と酸化シリコン膜を
次々エッチングし、厚さ５００〜３０００ｎｍの単結晶
シリコンを基板上にエビタキシャル成長させ、ｎ十形埋
込区域２を形成する。さらに、単結晶シリコン上に厚さ
１０〜６００ｎｍの酸化シリコン膜と窒化シリコン膜を
設け、フォトレジスト技術を用いて、バイポーラ・トラ
ンジスタとＰＭＯＳトランジスタの作製される区域の窒
化シリコン膜をドライエッチングし、レジストと窒化シ
リコンをマスクに、ｎ形の不純物であるリンをイオン注
入する。残っているレジストを除去した後，選択的に酸
化膜を形成する方法により厚さ５０〜５００ｎｍの酸化
膜を形成し、これをマスクとしてＰ形の不純物であるボ
ロンをイオン注入する。ここで、１０００℃，１時間相
当の熱処理を施し、不純物濃度１０１５〜１０１７ａｎ
−’の深さ１〜５μｍ程度のｎ形区域３とｐ形区域４を
形成し、先にイオン注入のマスクとして用いた酸化膜を
エツチングする。
次々エッチングし、厚さ５００〜３０００ｎｍの単結晶
シリコンを基板上にエビタキシャル成長させ、ｎ十形埋
込区域２を形成する。さらに、単結晶シリコン上に厚さ
１０〜６００ｎｍの酸化シリコン膜と窒化シリコン膜を
設け、フォトレジスト技術を用いて、バイポーラ・トラ
ンジスタとＰＭＯＳトランジスタの作製される区域の窒
化シリコン膜をドライエッチングし、レジストと窒化シ
リコンをマスクに、ｎ形の不純物であるリンをイオン注
入する。残っているレジストを除去した後，選択的に酸
化膜を形成する方法により厚さ５０〜５００ｎｍの酸化
膜を形成し、これをマスクとしてＰ形の不純物であるボ
ロンをイオン注入する。ここで、１０００℃，１時間相
当の熱処理を施し、不純物濃度１０１５〜１０１７ａｎ
−’の深さ１〜５μｍ程度のｎ形区域３とｐ形区域４を
形成し、先にイオン注入のマスクとして用いた酸化膜を
エツチングする。
第３図（ｂ）では、まず基板上の各素子を電気的に分離
するため、上記の選択酸化法により１００〜１０００ｎ
ｍのフィールド酸化膜（ｌ！２化シリコン）５を各素子
間に形成する。図には示されてないが、分離を確実なも
のにするためフィールド酸化膜直下に不純物濃度ＩＱ１
１Ｉ１〜１０ｌ８ａｎ″″２のｐ形区域を形成してもよ
い。続いて、バイポーラ・トランジスタとＭＯＳトラン
ジスタの能動領域となる部分に厚さ５〜５０ｎｍのゲー
ト酸化膜６を形成する。次に、バイボーラ・トランジス
タのコレクタとなる区域にフォトレジスト技術を使って
ｎ形の不純物であるリンをイオン注入し、ｎ十形埋込区
域と接続するよう１０００℃，３０分相当の熱処理をし
て不純物濃度１０１７〜２ｏ２０■−８のｎ十区域７を
形成する．続いて、しきい電圧調整のため、ＭＯＳ｝−
ランジスタが形成される領域にフォトレジスト技術を使
ってｎ形の不純物であるヒ素をイオン注入する。これに
より、ｎＭＯＳトランジスタが形成される領域にｎ形区
域８が形成され、ｎＭＯｓトランジスタは埋込チャネル
型となる。更に、パイボーラトランジスタが形成される
領域のベース領域にフォトレジスト技術を使ってＰ形の
不純物であるボロンをイオン注入し、９５０℃，１０〜
３０分程度の熱処理を施し、不純物濃度１０ｔＩ１〜１
０１７Ｃ１１１″″３のベース領域となるｐ形区域９を
形成する。
するため、上記の選択酸化法により１００〜１０００ｎ
ｍのフィールド酸化膜（ｌ！２化シリコン）５を各素子
間に形成する。図には示されてないが、分離を確実なも
のにするためフィールド酸化膜直下に不純物濃度ＩＱ１
１Ｉ１〜１０ｌ８ａｎ″″２のｐ形区域を形成してもよ
い。続いて、バイポーラ・トランジスタとＭＯＳトラン
ジスタの能動領域となる部分に厚さ５〜５０ｎｍのゲー
ト酸化膜６を形成する。次に、バイボーラ・トランジス
タのコレクタとなる区域にフォトレジスト技術を使って
ｎ形の不純物であるリンをイオン注入し、ｎ十形埋込区
域と接続するよう１０００℃，３０分相当の熱処理をし
て不純物濃度１０１７〜２ｏ２０■−８のｎ十区域７を
形成する．続いて、しきい電圧調整のため、ＭＯＳ｝−
ランジスタが形成される領域にフォトレジスト技術を使
ってｎ形の不純物であるヒ素をイオン注入する。これに
より、ｎＭＯＳトランジスタが形成される領域にｎ形区
域８が形成され、ｎＭＯｓトランジスタは埋込チャネル
型となる。更に、パイボーラトランジスタが形成される
領域のベース領域にフォトレジスト技術を使ってＰ形の
不純物であるボロンをイオン注入し、９５０℃，１０〜
３０分程度の熱処理を施し、不純物濃度１０ｔＩ１〜１
０１７Ｃ１１１″″３のベース領域となるｐ形区域９を
形成する。
第３図（ｃ）では、まずバイポーラ・トランジスタのベ
ース引出し電極及びＭｏＳトランジスタのゲート電極と
なる多結晶シリコン膵を堆積させる．このとき、ベース
領域及びメモリセルのシリコン基板と両者の電極が接続
するところ（ダイレクトコンタクト部）のゲート酸化膜
６は除去されている。多結晶シリコン膜堆積後、Ｐ形の
不純物である。ボロンを面密度１０１６■−２程度でイ
オン注入して、９５０℃，１０〜３０分程度の熱処理を
施する。次にフォトレジスト技術と既在のエッチング技
術を使って所定の形状に１回のドライエッチングで両者
の電極を加工し，Ｐ形多結晶シリコン１０を得る．ここ
で、ｐ形の多結晶シリコンはｐ形の多結晶シリコンと金
属ケイ化物の２重層でもよい。更に，フォトレジスト技
術を使いｐ十形区域１１ａ．ｎ＋形区域１２を形成する
。ｐ十形区域１ｌｂは多結晶シリコンより不純物である
ボロンがしみ出していることを示す。
ース引出し電極及びＭｏＳトランジスタのゲート電極と
なる多結晶シリコン膵を堆積させる．このとき、ベース
領域及びメモリセルのシリコン基板と両者の電極が接続
するところ（ダイレクトコンタクト部）のゲート酸化膜
６は除去されている。多結晶シリコン膜堆積後、Ｐ形の
不純物である。ボロンを面密度１０１６■−２程度でイ
オン注入して、９５０℃，１０〜３０分程度の熱処理を
施する。次にフォトレジスト技術と既在のエッチング技
術を使って所定の形状に１回のドライエッチングで両者
の電極を加工し，Ｐ形多結晶シリコン１０を得る．ここ
で、ｐ形の多結晶シリコンはｐ形の多結晶シリコンと金
属ケイ化物の２重層でもよい。更に，フォトレジスト技
術を使いｐ十形区域１１ａ．ｎ＋形区域１２を形成する
。ｐ十形区域１ｌｂは多結晶シリコンより不純物である
ボロンがしみ出していることを示す。
第３図（ｄ）では、まずメモリセル部の高抵抗を形成す
るため、層間絶縁膜を埋堆し、続いてドライ／＜ＭＯＳ
と高抵抗の接続部をフォトレジスト技術と既在のエッチ
ング技術により開孔し，第２層目の多結晶シリコンを堆
積する。ここで、ｐ形の不純物であるボロンを多結晶シ
リコンにイオン注入し、所定の形状に加工して多結晶シ
リコン高抵抗１３を得る。また，パイポーラ・トランジ
スタにこの多結晶シリコンを用いて浅いエミツタを形成
してもよい。次に、金属膜を設けるためシリコン系酸化
物による層間絶縁膜１４を形成する，本実施例ではエミ
ツタ形成のため、先にエミツタが形成される領域のみ開
孔し、ｎ形の不純物であるヒ素をイオン注入し、９００
℃，１０〜３０分程度の熱処理を施し不純物濃度ＩＱ１
７〜２０■−３のｎ十形区域１５（エミッタ領域）を得
る．最後に、従来技術により各素子の金属膜と接続した
い部分に接続孔を開け，アルミニウム等の金属を堆積後
、所定の形状に加工して金属膜１６を得る。以上の作製
プロセスにより代表的な実施例が実現される。
るため、層間絶縁膜を埋堆し、続いてドライ／＜ＭＯＳ
と高抵抗の接続部をフォトレジスト技術と既在のエッチ
ング技術により開孔し，第２層目の多結晶シリコンを堆
積する。ここで、ｐ形の不純物であるボロンを多結晶シ
リコンにイオン注入し、所定の形状に加工して多結晶シ
リコン高抵抗１３を得る。また，パイポーラ・トランジ
スタにこの多結晶シリコンを用いて浅いエミツタを形成
してもよい。次に、金属膜を設けるためシリコン系酸化
物による層間絶縁膜１４を形成する，本実施例ではエミ
ツタ形成のため、先にエミツタが形成される領域のみ開
孔し、ｎ形の不純物であるヒ素をイオン注入し、９００
℃，１０〜３０分程度の熱処理を施し不純物濃度ＩＱ１
７〜２０■−３のｎ十形区域１５（エミッタ領域）を得
る．最後に、従来技術により各素子の金属膜と接続した
い部分に接続孔を開け，アルミニウム等の金属を堆積後
、所定の形状に加工して金属膜１６を得る。以上の作製
プロセスにより代表的な実施例が実現される。
第４図に示した実施例は、代表的な実施例よりメモリセ
ルが形成されている部分のｎ十形埋込層を抜いたもので
あり、バイポーラ・トランジスタとメモリセル間の距離
をつめることができる効果がある． 第５図に示した実施例は、代表的な実施例のｎ÷形埋込
区域との間にｐ十形区域を形成したものであり，バイボ
ーラ・トランジスタ間、バイポーラ・トランジスタとメ
モリセル間の距離をつめることができる効果がある。
ルが形成されている部分のｎ十形埋込層を抜いたもので
あり、バイポーラ・トランジスタとメモリセル間の距離
をつめることができる効果がある． 第５図に示した実施例は、代表的な実施例のｎ÷形埋込
区域との間にｐ十形区域を形成したものであり，バイボ
ーラ・トランジスタ間、バイポーラ・トランジスタとメ
モリセル間の距離をつめることができる効果がある。
本発明によれば，従来、ＣＭＯＳのゲート＠極はｎ形、
バイボーラのベース引出し電極はｐ形であったため電極
の同時加工が困雅であったが、ゲート電極をＰ型の導電
型とすることで同一作製ブロセスで電極が形成でき．従
来より作製プロセスを簡単にできる（工程数を減らす）
効果がある。
バイボーラのベース引出し電極はｐ形であったため電極
の同時加工が困雅であったが、ゲート電極をＰ型の導電
型とすることで同一作製ブロセスで電極が形成でき．従
来より作製プロセスを簡単にできる（工程数を減らす）
効果がある。
更に、ｎ形ゲートのＰＭ！ＯＳトランジスタからｐ形ゲ
ートのＰＭＯＳトランジスタとすることで、ｐＭＯＳの
導電機構が表面チャネル型となり、ｐＭＯＳ｝−ランジ
スタの短チャネル特性を改善させる効果もある．
ートのＰＭＯＳトランジスタとすることで、ｐＭＯＳの
導電機構が表面チャネル型となり、ｐＭＯＳ｝−ランジ
スタの短チャネル特性を改善させる効果もある．
第１図は本発明の代表的な実施例の完成した断面構造図
、第２図（ａ），（ｂ）は平面図と回路図、第３図（ａ
）〜（ｄ）は第１図における製造工程の重要な段階の断
面構成図、第４図，第５図は他の実施例の完成した断面
構造図を示す。 １・・・ｐ形シリコン基板、５・・・フィールド酸化膜
、１０・・・ｐ十形多結晶シリコンＭ（バイポーラトラ
ンジスタ電極及びＭＯＳのゲート電極）、１３・・・Ｐ
形多結晶シリコン高抵抗、１４・・・層間絶縁膜、１６
・・・金属膜、Ａ・・・バイボーラトランジスタ区域、
Ｂ・・・ｎ Ｍ Ｏ Ｓ トランジスタ区域、Ｃ・・・
ｐＭＯｓト＃Ｚｒｉｌ （ａノ 第２ ω（ｂ）
、第２図（ａ），（ｂ）は平面図と回路図、第３図（ａ
）〜（ｄ）は第１図における製造工程の重要な段階の断
面構成図、第４図，第５図は他の実施例の完成した断面
構造図を示す。 １・・・ｐ形シリコン基板、５・・・フィールド酸化膜
、１０・・・ｐ十形多結晶シリコンＭ（バイポーラトラ
ンジスタ電極及びＭＯＳのゲート電極）、１３・・・Ｐ
形多結晶シリコン高抵抗、１４・・・層間絶縁膜、１６
・・・金属膜、Ａ・・・バイボーラトランジスタ区域、
Ｂ・・・ｎ Ｍ Ｏ Ｓ トランジスタ区域、Ｃ・・・
ｐＭＯｓト＃Ｚｒｉｌ （ａノ 第２ ω（ｂ）
Claims (1)
- 【特許請求の範囲】 １、バイポーラ・トランジスタとＣＭＯＳトランジスタ
を一方導電型の半導体基板に作製した半導体記憶装置に
おいて、ＣＭＯＳトランジスタのゲート電極を一方導電
型の電極層で形成し、メモリセルを構成するドライバー
ＭＯＳを一方導電型のＭＯＳトランジスタとしたことを
特徴とする半導体記憶装置。 ２、特許請求の範囲第１項に記載された半導体記憶装置
において、メモリセルが形成されている他方導電型の領
域と一方導電型の基板との間に不純物濃度の大きい他方
導電型の区域を設けたことを特徴とする半導体記憶装置
。 ３、特許請求の範囲第１項に記載された半導体記憶装置
において、バイポーラ・トランジスタのベース領域より
引出されたベース電極が一方導電型としたことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056489A JPH02237151A (ja) | 1989-03-10 | 1989-03-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056489A JPH02237151A (ja) | 1989-03-10 | 1989-03-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237151A true JPH02237151A (ja) | 1990-09-19 |
Family
ID=13028510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056489A Pending JPH02237151A (ja) | 1989-03-10 | 1989-03-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237151A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5687111A (en) * | 1995-07-14 | 1997-11-11 | Mitsubishi Denki Kabushiki Kaisha | Static type semiconductor memory device capable of operating at a low voltage and reducing a memory cell area |
-
1989
- 1989-03-10 JP JP1056489A patent/JPH02237151A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5687111A (en) * | 1995-07-14 | 1997-11-11 | Mitsubishi Denki Kabushiki Kaisha | Static type semiconductor memory device capable of operating at a low voltage and reducing a memory cell area |
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